超结半导体器件的终端结构及其制造方法技术

一种超结半导体器件的终端结构，其包括：一种导电类型的半导体基板，在所述半导体基板之上的同种或另一种导电类型的外延半导体层，在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域，或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。一种制造超结半导体器件终端结构的方法，其包括：在第二次生长和之后若干次生长的外延半导体层表面，通过图案化的抗腐蚀掩膜，对终端区进行选择性离子注入，通过高温驱入，在终端区形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列。根据本发明专利技术的超结半导体器件的终端结构及其制造方法，其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。

【技术实现步骤摘要】
【专利摘要】一种超结半导体器件的终端结构，其包括：一种导电类型的半导体基板，在所述半导体基板之上的同种或另一种导电类型的外延半导体层，在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域，或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。一种制造超结半导体器件终端结构的方法，其包括：在第二次生长和之后若干次生长的外延半导体层表面，通过图案化的抗腐蚀掩膜，对终端区进行选择性离子注入，通过高温驱入，在终端区形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列。根据本专利技术的，其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。【专利说明】
本专利技术涉及超结半导体器件的终端结构和制造超结半导体器件终端结构的方法，具体是涉及一种具有渐变深度的某种导电类型掺杂区域的终端结构。
技术介绍
目前，功率器件在日常生活、生产等领域的应用越来越广泛。但是传统功率器件反向耐压和导通电阻之间存在严重的制约关系。超结的专利技术打破了该制约关系，是半导体功率器件发展史上的一个里程碑。 超结半导体器件有源区的漂移层设有交替排列的P型列和η型列，二者遵循电荷平衡的关系。在器件的反向阻断状态下，耗尽层会从P型列和η型列之间的ρη结扩大到两侧，在低电场下使P型列和η型列全部耗尽，形成本征耐压层，从而对超结半导体器件提供较高的耐压。但是，考虑终端区设计，传统的终端结构会使终端区的耐压远低于有源区，使半导体器件在终端区发生提前击穿。 鉴于此，期望提供一种具有高反向耐压能力和可靠性，并且与有源区制造工艺兼容的高压。
技术实现思路
简言之，本专利技术包括一种用于超结半导体器件的终端结构以及制造超结半导体器件终端结构的方法。 一种超结半导体器件的终端结构，其包括:一种导电类型的半导体基板，在所述半导体基板之上的同种或另一种导电类型的外延半导体层，在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域，或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。 —种制造超结半导体器件终端结构的方法，其具有下述步骤: (i)在一种导电类型的重掺杂半导体基板上生长同种或另一种导电类型的外延层； (j)在外延层表面通过光刻工艺形成设计图案的抗蚀剂掩膜及抗蚀剂开口 ； (k)通过经图案化的抗蚀剂掩膜，选择性地注入与步骤(a)外延层不同导电类型的杂质尚子； (I)去除抗蚀剂掩膜并激活注入离子； (m)在步骤d的半导体晶片上继续生长与步骤(a)外延层同种导电类型的外延层； (η)重复多次包括步骤(b)、(c)、(d)、(e)的步骤循环，用于形成具有所希望的厚度的漂移层，每层外延层表面具有比前一层外延层数量更多，位置更靠近终端区边缘的抗蚀剂开口图案，即离子注入区域； (ο)生长最后一层与步骤(a)同种导电类型的外延层； (p)进行高温驱入即扩散步骤，形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域，或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列； 在本专利技术的一个实施例中，所述半导体基板和外延半导体层为η型导电类型，所述终端区注入区域为多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域。 在本专利技术的另一个实施例中，所述半导体基板和外延半导体层为η型导电类型，所述终端区注入区域为多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。 根据本专利技术，获得一种用于，其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。 【专利附图】【附图说明】 图1是根据本专利技术的第一优选实施例用于制造η型外延的半导体器件终端结构的局部截面示意图。 图2是描述用于制造图1中示出的超结半导体器件终端结构的初始步骤的第一横截面图。 图3是描述在图2所示的步骤之后用于制造超结半导体器件终端结构的步骤的第二横截面图。 图4是描述在图3所示的步骤之后用于制造超结半导体器件终端结构的步骤的第三横截面图。 图5是描述在图4所示的步骤之后用于制造超结半导体器件终端结构的步骤的第四横截面图。 图6是描述在图5所示的步骤之后用于制造超结半导体器件终端结构的步骤的第五横截面图。、 图7是描述在图6所示的步骤之后用于制造超结半导体器件终端结构的步骤的第六横截面图。 图8是描述在图7所示的步骤之后用于制造超结半导体器件终端结构的步骤的第七横截面图。 图9是根据本专利技术的第二优选实施例用于制造η型外延的半导体器件终端结构的局部截面示意图。 【具体实施方式】 下面结合附图对本专利技术作进一步详细描述。 虽然结合这里的具体实施例来描述本专利技术，但一些改变和修改对于本领域的技术人员而言是显而易见的，其不脱离本专利技术的真实精神。因此，本专利技术并非是通过这里的具体描述来进行理解，而是通过所附权利要求来进行理解。 指示层或区域的导电类型的字母“η”或“ρ”的右上角处的上标“ + ”指示该层或区域是相对重掺杂的。指示层或区域的导电类型的字母“η”或“ρ”的右上角处的上标指示该层或区域是相对轻掺杂的。 图1-8—般性地示出了根据本专利技术的第一优选实施例用于制造η型外延的半导体器件终端结构。 图1是示意性地示出根据本专利技术的第一优选实施例的超结半导体器件的终端结构的横截面图。参考图1，本专利技术涉及的超结半导体器件的终端结构位于有源区周围，所述终端结构包围有源区。 现参考图2，示出了半导体晶片的局部视图，该半导体晶片包括η+衬底I和第一 η型外延层2a。如这里所用的，对导电类型的引用限于所描述的实施例。然而，本领域技术人员知道，P型导电类型能够与η型导电类型调换，并且器件仍然是功能正确的(即，第一或第二导电类型)。因此，如这里所用的，对η或ρ的应用还可以意味着η和ρ或者ρ和η可以被替换。 现参考图3，用本领域已知的技术，形成如5a所示的抗蚀剂掩膜和如6a所示的抗蚀剂开口。将例如硼离子的P型杂质离子如箭头所示的方向通过抗蚀剂开口注入第一 η型外延层2a。抗蚀剂掩膜5a和抗蚀剂开口 6a，以及所注入的P型杂质离子剂量，应联合设计，以平衡如图1所示的P型列4和ρ型列所夹的η型列的电荷。其后，用本领域已知的技术，激活所注入的P型杂质离子并去除抗蚀剂掩膜5a。 现参考图4，通过硅外延生长以厚度为5至20 μ m的第二 η型外延层2b。用本领域已知的技术，形成如5b所示的抗蚀剂掩膜和如6b所示的抗蚀剂开口。将例如硼离子的P型杂质离子如箭头所示的方向通过抗蚀剂开口注入外延层2b。其后，用本领域已知的技术，激活所注入的P型杂质离子并去除抗蚀剂掩膜5b。 现参考图5，通过硅外延生长以厚度为5至20 μ m的第三η型外延层2c。用本领域已知的技术，形成如5c所示的抗蚀剂掩膜和如6c所示的抗蚀剂开口。将例如硼离子的P型杂质离子如箭头所示的方向通过抗蚀剂开口注入外延层2c。其后，用本领域已知的技术，激活所注入的P型杂质离子并去除抗蚀剂掩膜5c。 现参考图6，通过硅外本文档来自技高网...

【技术保护点】
一种超结半导体器件的终端结构，其包括：一种导电类型的半导体基板；在所述基板的表面上的同种或另一种导电类型的外延半导体层；在所述外延半导体层的终端区域，具有多条深度渐变的连续柱状半导体掺杂区域；在所述连续柱状半导体掺杂区域，具有与外延半导体层相异的导电类型。

【技术特征摘要】

【专利技术属性】
技术研发人员：谢刚，何志，
申请(专利权)人：佛山芯光半导体有限公司，
类型：发明
国别省市：广东;44