静电放电保护装置制造方法及图纸

一种静电放电保护装置，包括：一P型半导体基板，该P型半导体基板为浮接；一第一N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第一P型掺杂区以及一第二P型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，以分别构成一第一二极管以及一第二二极管，且该第一P型掺杂区电性连接至一输出输入端；一第一N型掺杂区以及一第二N型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一N型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一N型掺杂区以及该第二P型掺杂区。

【技术实现步骤摘要】
静电放电保护装置本案是申请日为2011年11月28日、申请号为201110384007.4、专利技术名称为“静电放电保护装置”的专利技术专利申请的分案申请。
本专利技术涉及静电放电保护装置，特别是涉及静电放电保护装置的结构以及布局。
技术介绍
静电荷由一表面移动至另一表面，此现象即为静电放电(ElectrostaticDischarge)，亦可简称为ESD。于集成电路中，静电放电现象所产生的电流可能对半导体结面、金属部件以及栅极结构造成损坏。传统的静电放电保护装置如图1所示，其中受保护的电路C1与一稽纳二极管(ZenerDiode)Z1并联，其中稽纳二极管Z1的阴极与一输出输入端I/O耦合，阳极则与一参考电位节点VSS耦合。当输出输入端I/O产生一静电放电现象时，其电压将大于稽纳二极管Z1的结面崩溃电压(junctionbreakdownvoltage)，使稽纳二极管Z1导通，并将静电荷导入参考电位节点VSS。然而，随着工艺技术的演进，于80奈米甚至更微缩的元件工艺中，集成电路的栅极介电层的崩溃电压仅3至4伏特甚至更低，而一般稽纳二极管构成的静电放电保护装置其启动电压约为9伏特。因此当静电放电现象发生时，在稽纳二极管导通之前，集成电路的栅极介电层早已受损，故以稽纳二极管构成的静电放电保护装置已不敷需求。
技术实现思路
因此，本专利技术提出一种静电放电保护装置，包括一P型半导体基板，该P型半导体基板为浮接；一第一N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第一P型掺杂区以及一第二P型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，以分别构成一第一二极管以及一第二二极管，且该第一P型掺杂区电性连接至一输出输入端；一第一N型掺杂区以及一第二N型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一N型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一N型掺杂区以及该第二P型掺杂区。附图说明图1显示现有技术中静电放电保护装置Z1与受保护的电路C1示意图；图2A显示静电放电保护电路200的等效电路图；图2B显示静电放电保护电路200的结构剖面图；图3A显示本专利技术的另一实施例的静电放电保护装置300与受保护的电路C1的等效电路图；图3B显示本专利技术另一实施例的静电放电保护装置300的结构剖面图；图4A显示静电放电保护装置400与受保护的电路C1的等效电路图；图4B显示静电放电保护装置400的结构剖面图；图5A显示本专利技术的另一实施例的静电放电保护装置500与受保护的电路C1的等效电路图；图5B显示静电放电保护装置500的结构剖面图；图6A显示静电放电保护装置600与受保护的电路C1的等效电路图；图6B显示静电放电保护装置600的结构剖面图；图7A显示静电放电保护装置700的等效电路图；图7B显示静电放电保护装置700的电路布局平面图；图7C显示图7B的A-A剖面线方向的结构剖面图；图8A显示静电放电保护装置800的等效电路图；图8B显示静电放电保护装置800的电路布局平面图；以及图8C显示图8B的A-A剖面线方向的结构剖面图。附图符号说明20～栅极介电层200–800～静电放电保护装置30～栅极电极层50～通用N型井区60-1、60-2、60-3、60-4～周边N型井区A–A～剖面线方向B1、B2、B3、B4、B5、B6～双极性结面晶体管C1～受保护的电路BUS～总线D0～通用二极管D0～第一通用二极管D0’～第二通用二极管D1、D2、D3、D4～二极管D60-1、D60-2、D60-3、D60-4～二极管I/O～输出输入端M1～金属氧化物半导体晶体管N0～通用N型掺杂区N0～第一通用N型掺杂区N0’～第二通用N型掺杂区N1～第一N型掺杂区N2～第二N型掺杂区N3～第三N型掺杂区N4～第四N型掺杂区NW1～第一N型井区NW2～第二N型井区NW3～第三N型井区NW4～第四N型井区NW5～第五N型井区P0～第一通用P型掺杂区P0’～第二通用P型掺杂区P1～第一P型掺杂区P2～第二P型掺杂区P3～第三P型掺杂区P4～第四P型掺杂区P5～第五P型掺杂区P6～第六P型掺杂区P+～环状P型掺杂区、第三通用P型掺杂区Psub～P型半导体基板RX+、RX-～输出输入端点S1、S2、S3、S4～距离TX+、TX-～输出输入端点VSS～参考电位节点具体实施方式图2A为根据本专利技术实施例的静电放电保护装置200与受保护的电路C1并联的等效电路图，图2B则为本专利技术实施例的静电放电保护装置200的结构剖面图。如图2B所示，静电放电保护装置200包括一P型半导体基板Psub、一第一N型井区NW1、一第二N型井区NW2以及一第三P型掺杂区P3。此P型半导体基板Psub为浮接，亦即P型半导体基板Psub不与接地端电性连接。第一N型井区NW1、第二N型井区NW2与第三P型掺杂区P3皆形成于P型半导体基板Psub之中。第一以及第二N型井区NW1、NW2分别包括一对不同类型的高掺杂区。其中第一N型井区NW1具有一第一P型掺杂区P1以及一第一N型掺杂区N1，以形成如图2A的第一二极管D1。第二N型井区NW2具有一第二P型掺杂区P2以及一第二N型掺杂区N2，以形成如图2A的第二二极管D2。此外，第一N型掺杂区N1、第二P型掺杂区P2以及第三P型掺杂区P3彼此之间电性连接。在一实施例中，第一P型掺杂区P1与第二N型掺杂区N2分别可与一输出输入端I/O以及一参考电位节点VSS电性连接。第一N型井区NW1以及第二N型井区NW2需互相邻近，以形成两个寄生双极性结面晶体管(BJT)B1及B2，如图2A及图2B所示。寄生BJTB1的射极、基极以及集极分别由第二N型井区NW2、P型半导体基板Psub以及第一N型井区NW1所构成，而寄生BJTB2的射极、基极以及集极则分别由第一P型掺杂区P1、第一N型井区NW1以及P型半导体基板Psub所构成。寄生BJTB1的集极与寄生BJTB2的基极电性连接，且寄生BJTB1的基极则与寄生BJTB2的集极电性连接，如图2B所示。第一N型井区NW1以及第二N型井区NW2间隔的距离S1可视为寄生BJTB1的基极的厚度，因此如果此距离不够靠近，可能会导致寄生BJTB1的电流增益(betagain)太小，而使整个电流回路无法正常动作。在此，此第一N型井区NW1以及第二N型井区NW2间隔的距离S1较佳为小于5微米。静电放电保护装置200与受保护的电路C1并联的等效电路图如图2A所示，其中受保护的电路C1两端分别与输出输入端I/O以及参考电位节点VSS电性连接。该受保护的电路C1较常见者为基于MOS工艺而得的集成电路，但是并不限于此。第一二极管D1以及第二二极管D2串联，其中第一二极管D1的阳极与输出输入端I/O电性连接，第一二极管D1的阴极则与第二二极管D2的阳极电性连接。第二二极管D2的阴极则与参考电位节点VSS电性连接。而寄生BJTB1的射极与参考电位节点VSS电性连接，寄生BJTB1的集极与寄生BJTB2的基极电性连接，寄生BJTB1的基极则与寄生BJTB2的集极电性连接。寄生BJTB2的射极则与输出输入端I/O电性连接。当一静电放电事件发本文档来自技高网...

【技术保护点】
一种静电放电保护装置，包括：一P型半导体基板，该P型半导体基板为浮接；一第一N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第一P型掺杂区以及一第二P型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，以分别构成一第一二极管以及一第二二极管，且该第一P型掺杂区电性连接至一输出输入端；一第一N型掺杂区以及一第二N型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一N型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一N型掺杂区以及该第二P型掺杂区。

【技术特征摘要】
2011.11.09 TW 1001408511.一种静电放电保护装置，包括：一P型半导体基板，该P型半导体基板为浮接；一第一N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第一P型掺杂区以及一第二P型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，以分别构成一第一二极管以及一第二二极管，且该第一P型掺杂区电性连接至一输出输入端；一第一N型掺杂区以及一第二N型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一N型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一N型掺杂区以及...

【专利技术属性】
技术研发人员：陈科远，林志峰，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾;71