本发明专利技术涉及用于集成电路产品的密集封装的标准单元及其制法，揭露一种方法，包括：在由隔离区隔开的相邻有源区中及上方形成第一及第二晶体管装置，其中，所述晶体管包括源/漏区以及共享栅极结构，形成跨越该隔离区并接触所述晶体管的所述源/漏区的连续导电线，以及蚀刻该连续导电线以形成分离的第一及第二单元导电源/漏接触结构，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的所述源/漏区。本发明专利技术揭露一种装置，包括：栅极结构，多个源/漏区，第一及第二单元导电源/漏接触结构，各该第一及第二单元导电源/漏接触结构分别接触所述源/漏区的其中一个，以及第一及第二通孔，分别接触该第一及第二单元导电源/漏接触结构。
【技术实现步骤摘要】
【专利摘要】本专利技术涉及，揭露一种方法，包括：在由隔离区隔开的相邻有源区中及上方形成第一及第二晶体管装置，其中，所述晶体管包括源/漏区以及共享栅极结构，形成跨越该隔离区并接触所述晶体管的所述源/漏区的连续导电线，以及蚀刻该连续导电线以形成分离的第一及第二单元导电源/漏接触结构，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的所述源/漏区。本专利技术揭露一种装置，包括：栅极结构，多个源/漏区，第一及第二单元导电源/漏接触结构，各该第一及第二单元导电源/漏接触结构分别接触所述源/漏区的其中一个，以及第一及第二通孔，分别接触该第一及第二单元导电源/漏接触结构。【专利说明】
本专利技术涉及半导体装置的制造，且尤其涉及用于集成电路产品的密集封装的标准 单元及制造这样产品的方法。
技术介绍
目前，在例如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运行 有大量的电路组件，尤其是晶体管。近十年来已在增加电路组件（例如晶体管）的性能以 及缩小其特征尺寸方面取得了极大的进步。不过，增强电子装置的功能性的持续需求迫使 半导体厂商不断缩小电路组件的尺寸并提高电路组件的操作速度。但是，特征尺寸的持续 缩小要求在重新设计制程技术、开发新的制程策略及工具方面做出巨大努力，以符合新的 设计规则。一般来说，在包括复杂逻辑部分的复杂电路中，考虑装置性能和/或功耗和/或 成本效益，M0S技术是目前优选的制造技术。在通过M0S技术制造的包括逻辑部分的集成 电路中设置场效应晶体管（field effect transistor ;FET)，这些场效应晶体管通常以开 关模式工作，也就是说，这些装置呈现高导通状态（开状态；on-state)和高阻抗状态（关 状态；off-state)。场效应晶体管的状态由栅极电极控制。在施加适当的控制电压时，该栅 极电极控制在漏区与源区之间形成的沟道区的电导率。 为提升场效应晶体管的操作速度以及增加集成电路装置上的场效应晶体管的密 度，多年来，装置设计人员已大幅降低了场效应晶体管的物理尺寸。更具体地说，场效应晶 体管的沟道长度已显着缩小，从而提升了场效应晶体管的开关速度。不过，缩小场效应晶体 管的沟道长度也降低了源区与漏区之间的距离。在一些情况下，源区与漏区之间的隔离的 缩小使有效抑制源区与沟道的电位不受漏区的电位的不利影响变得困难。这有时被称作短 沟道效应。其中，作为有源开关的场效应晶体管的特性劣化。 与具有平面结构的场效应晶体管相比，所谓的FinFET装置具有三维（3D)结构。更 具体地说，在FinFET中，形成大体垂直设置的鳍形有源区且栅极电极包围该鳍形有源区的 两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情 况下，在鳍片的顶部设置绝缘覆盖层，例如氮化硅，该FinFET装置仅有双栅极结构。与平面 FET不同，在FinFET装置中，沟道垂直于半导体衬底的表面形成，以便缩小该半导体装置的 物理尺寸。另外，在FinFET中，装置的漏区的结电容大大降低，这往往至少降低一些短沟道 效应。当在FinFET装置的栅极电极上施加适当的电压时，鳍片的表面（以及靠近该表面的 内部部分），也就是鳍片中处于大体垂直方向的侧壁以及顶部上表面具有反转载流子，有助 于电流导通。在FinFET装置中，"沟道-宽度"大约是两倍的垂直的鳍片高度加上鳍片的 顶部表面的宽度，也就是鳍片宽度。在与平面晶体管装置的占用面积（footprint)相同的 占用面积中可形成多个鳍片。因此，对于给定的制图空间（或占用面积），与平面晶体管装 置相比，FinFET装置往往能够产生明显较强的驱动电流。另外，由于FinFET装置上"鳍形" 沟道的优越的栅极静电控制，在装置"关闭"以后，FinFET装置的漏电流与平面场效应晶体 管的漏电流相比显着降低。总之，与平面场效应晶体管的结构相比，FinFET装置的三维结 构是优越的MOSFET结构，尤其是在20纳米及20纳米以下的CMOS技术节点中。 通过使用此类场效应晶体管，可组成更复杂的电路组件，例如反相器等，从而形成 复杂逻辑电路、嵌入式存储器等。近年来，由于晶体管装置的尺寸不断缩小，因此随着装置 的更新换代增加了电路组件的操作速度，并且近年来增加了此类产品中的"封装密度"。也 就是说，单位面积上的装置数量增加。对于晶体管装置的性能的此类改进已经达到这样的 程度：复杂集成电路产品的最终操作速度的限制因素不再是独立晶体管组件而是在基于半 导体电路组件上方形成的复杂线路系统的电性性能。通常，由于当前集成电路中的大量电 路组件以及所需的复杂布局，因此无法在制造电路组件的同一装置层（level)内建立各电 路组件的电性连接，而是需要使用一个或多个额外的金属化层，这些金属化层通常包括用 以提供层内电性连接的含金属线，并且还包括多个层间连接或垂直连接，通常将这些层间 连接或垂直连接称作通孔。这些垂直互连结构包括适当的金属并提供各种堆栈金属化层的 电性连接。 而且，为将半导体材料中形成的电路组件与金属化层实际连接，设置适当的垂直 接触结构，该垂直接触结构的第一端与电路组件的各自接触区连接，例如晶体管的栅极电 极和/或源漏区，且第二端与金属化层中的各自金属线连接。在一些应用中，该接触结构的 第二端可与另一基于半导体电路组件的接触区连接，在这种情况下，也将该接触层中的该 互连结构称作局部互连。该接触结构可包括接触组件或接触塞（contact plug)。该接触组 件或接触塞通常呈方形或圆形，形成于层间介电材料中，该层间介电材料相应地包覆且钝 化电路组件。随着装置层中电路组件的关键尺寸缩小，也缩小了金属线、通孔以及接触组件 的尺寸。在一些情况下，增加的封装密度要求使用精致的含金属材料以及介电材料，以降低 金属化层中的寄生电容并使各金属线及通孔具有足够高的电导率。例如，在复杂金属化系 统中，通常将铜与低k介电材料（通常理解为介电常数约为3.0或更低的介电材料）结合 使用，以获得所需的电性性能以及针对集成电路的可靠性所需的电子迁移行为。因此，在下 方的金属化层中，必须设置关键尺寸约100纳米以及明显更小的金属线及通孔，以便依据 装置层中电路组件的密度获得所需的"封装密度"。 随着装置尺寸降低，例如晶体管的栅极长度为50纳米以及更小，接触层中的接触 组件必须具有相同量级的关键尺寸。通常，接触组件代表接触塞，由适当的金属或金属复合 物形成，其中，在精致的半导体装置中，与适当的阻挡材料结合使用的钨已被证明是可行的 接触金属。当形成基于钨接触组件时，通常先形成层间介电材料并图案化以得到接触开口， 该些开口穿过该层间介电材料延伸至电路组件的相应接触区域（contact area)。尤其，在 密集封装的装置区中，源漏区的横向尺寸以及接触区的可用面积为100纳米甚至更小，因 而需要极复杂的光刻及蚀刻技术以便形成具有定义良好的横向尺寸以及高度对准精度的 接触开口。 近年来，随着装置尺寸不断缩小，准确且重复地制造集成电路产品使其符合此类 集成电路产品的性能标准正变得更具挑战性。通常，半导体装置形成于半导体衬底中分立 的岛（discrete isl本文档来自技高网...
【技术保护点】
一种方法，包括：在由半导体衬底中形成的隔离区隔开的相邻第一及第二有源区中及上方形成第一及第二晶体管装置，该第一及第二晶体管包括至少一个源/漏区以及共享栅极结构；形成跨越该隔离区的连续导电线，其中，该连续导电线接触各该第一及第二晶体管的该至少一个源/漏区；以及在该至少一条连续导电线上通过图案化掩膜层执行蚀刻制程，以形成分离的第一及第二单元导电源/漏接触结构，其中，该第一及第二单元导电源/漏接触结构分别接触该第一及第二晶体管的该至少一个源/漏区。
【技术特征摘要】
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【专利技术属性】
技术研发人员：M·拉希德，J·金，邓云飞，S·文卡特桑，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY
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