形成交替排列的P型和N型半导体薄层的方法技术

本发明专利技术公开了一种形成交替排列的P型和N型半导体薄层的方法，步骤包括：1）衬底上生长硅外延层和介质膜；2）用光刻胶定义长条形沟槽形成区域；沟槽形成区域两端分别被一条以上光刻胶分割为两个以上形状相同的沟槽区域；3）刻蚀形成第一沟槽和两个以上第二沟槽；4）去除光刻胶和介质膜，热氧化沟槽，将第二沟槽之间的硅外延转化为氧化硅；5）湿法刻蚀氧化硅，使第一、第二沟槽合并为一个沟槽；6）在沟槽内填充导电类型与步骤1）的硅外延层相反的硅外延层。本发明专利技术通过将条形沟槽两端先分割为多个沟槽进行刻蚀，再合并为一个沟槽，使得沟槽两端的深度小于中间的深度，从而降低了硅外延填充沟槽的难度，并避免了沟槽内部产生孔洞。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种形成交替排列的P型和N型半导体薄层的方法，步骤包括：1）衬底上生长硅外延层和介质膜；2）用光刻胶定义长条形沟槽形成区域；沟槽形成区域两端分别被一条以上光刻胶分割为两个以上形状相同的沟槽区域；3）刻蚀形成第一沟槽和两个以上第二沟槽；4）去除光刻胶和介质膜，热氧化沟槽，将第二沟槽之间的硅外延转化为氧化硅；5）湿法刻蚀氧化硅，使第一、第二沟槽合并为一个沟槽；6）在沟槽内填充导电类型与步骤1）的硅外延层相反的硅外延层。本专利技术通过将条形沟槽两端先分割为多个沟槽进行刻蚀，再合并为一个沟槽，使得沟槽两端的深度小于中间的深度，从而降低了硅外延填充沟槽的难度，并避免了沟槽内部产生孔洞。【专利说明】
本专利技术涉及集成电路制造领域，特别是涉及一种形成交替排列的P型和N型半导 体薄层的方法。 形成交替排列的P型和N型半导体薄层的方法
技术介绍
VDMOSFET (Vertical Double-diffused M0SFET，垂直双扩散场效应晶体管）可以 采用减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件 的击穿电压，因此在VDM0S中，提高器件的击穿电压与减小器件的导通电阻是一对矛盾。 超级结M0SFET采用新的耐压层结构，利用一系列交替排列的P型和N型半导体薄层，在较 低反向电压下将P型、N型区耗尽，实现电荷相互补偿，从而使P型、N型区在高掺杂浓度下 能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率M0SFET理论 极限。 超级结M0SFET的难点是器件结构形成困难，主要是交替排列的P型和N型半导体 薄层结构的形成困难。交替排列的P型和N型半导体薄层结构的形成方法一般是：在N形 硅外延层上形成深沟槽，再用P形硅外延层填充深沟槽。由于沟槽深度很深，填充困难，特 别是在条形沟槽的两端，相对于沟槽的中间区域，硅外延在沟槽3个侧壁上生长，如图1所 示，容易导致沟槽过早封口，在沟槽内部产生孔洞，这些空洞在化学机械研磨后容易暴露出 来(见图2)，对后续工艺及器件性能产生影响。
技术实现思路
本专利技术要解决的技术问题是提供一种形成交替排列的P型和N型半导体薄层的方 法，它可以降低超级结的形成难度和成本，并可以提高超级结的机械性能。 为解决上述技术问题，本专利技术的形成交替排列的P型和N型半导体薄层的方法，包 括以下工艺步骤： 1)在半导体衬底上依次生长娃外延层和介质膜； 2)涂布光刻胶，定义出沟槽形成区域；所述沟槽形成区域呈长条形，两端分别被一 条以上光刻胶平均分割成两个以上形状相同的沟槽区域； 3)光刻和干法刻蚀，使沟槽形成区域中间形成第一沟槽，沟槽形成区域两端分别 形成两个以上形状相同的第二沟槽；所述第二沟槽的宽度小于第一沟槽宽度的一半，第二 沟槽的深度小于第一沟槽的深度； 4)去除光刻胶和介质膜，对沟槽表面和侧壁进行热氧化，使相邻的两个第二沟槽 之间的娃外延层完全转化为氧化娃； 5)湿法刻蚀，完全去除氧化硅，使第一沟槽和第二沟槽合并为一个沟槽； 6)在步骤5)所形成的沟槽内填充导电类型与步骤1)的硅外延层相反的硅外延 层。 上述步骤4)中，相邻的两个第二沟槽之间的硅外延层（即两个第二沟槽共用的沟 槽侧壁）由于厚度比较薄，因此可以比较容易的完全转化为氧化硅，而其他位置的硅外延层 比较厚，不会完全转化为氧化硅。 本专利技术通过将条形沟槽两端先分割为多个沟槽进行刻蚀，再合并为一个沟槽，使 得条形沟槽两端的深度小于中间的深度，如此降低了硅外延填充沟槽的难度，同时避免了 沟槽内部产生孔洞，从而不仅降低了超级结的形成难度和成本，还同时提高了超级结的机 械性能。 【专利附图】【附图说明】 图1是现有形成交替排列的P型和N型半导体薄层结构的工艺，在沟槽中间和两 端生长娃外延的示意图。 图2是现有工艺在化学机械研磨后，沟槽中间和两端的空洞情况。 图3是本专利技术实施例1的工艺方法流程示意图。 图4是本专利技术实施例1中形成的沟槽的沿较长的一个面的平视图。 图5是本专利技术实施例1中氧化硅刻蚀后的沟槽立体结构示意图。 图6是本专利技术实施例1、2最终形成的超级结M0SFET器件的剖面结构示意图。 图7是本专利技术实施例2用光刻胶定义出的沟槽形成区域的示意图(俯视图）。 图8是图7经沟槽刻蚀后形成的结构俯视图。 图中附图标记说明如下： 1 :半导体衬底 2 :第一硅外延层 3 :介质膜 4 :光刻胶 5 :第一沟槽 6 :第二沟槽 7 :氧化硅 8 :沟槽 9 :第二硅外延层 10 :P 型基区 11:N 型源区 12 :栅极介质层 13 :栅极 14 :绝缘介质层 15:正面金属电极 16:背面金属电极 【具体实施方式】 为对本专利技术的
技术实现思路
、特点与功效有更具体的了解，现结合图示的实施方式，详 述如下： 实施例1 本实施例形成交替排列的P型和N型半导体薄层的方法，其工艺流程如下： 步骤1，在半导体衬底1上依次生长第一硅外延层2和介质膜3,如图3 (a)所示。 第一硅外延层2具有第一导电类型（N型或P型)，介质膜3为氧化硅、氮化硅或氢 氧化硅中的至少一种。 步骤2,涂布光刻胶4,定义出沟槽形成区域，如图3 (b)(俯视图）所示。 所述沟槽形成区域呈长条形，长度大于100微米，两端分别被宽度0. 1?5微米、 长度5?50微米的光刻胶4平均分割成两个形状相同的沟槽区域，如图3 (b)所示。 步骤3,用光刻和干法刻蚀，对沟槽形成区域进行刻蚀，并用干法或湿法刻蚀去除 光刻胶4和介质膜3。本步骤的刻蚀完成后，沟槽形成区域中间形成第一沟槽5,沟槽形成 区域两端分别形成两个相邻的、形状相同的第二沟槽6,且第二沟槽6的宽度小于第一沟槽 5宽度的一半，如图3 (c)和图4所示。 由于沟槽深度和沟槽宽度有关系，沟槽宽度越小，沟槽深度越浅，因此，在沟槽形 成区域中央的第一沟槽5宽度较大（1?10微米)，深度较深（10?100微米)，而在沟槽形 成区域两端的4个第二沟槽6宽度较小（0. 4?4. 5微米)，深度较浅（7?80微米)，且第二 沟槽6的宽度和深度均小于第一沟槽5。 步骤4,对沟槽表面和侧壁进行热氧化，使相邻的两个第二沟槽6共用的侧壁完全 转化为氧化硅7,如图3 (d)所示。热氧化的温度为800?1300°C，压力为常压。 热氧化过程中，沟槽5和沟槽6的表面，以及沟槽5的两个侧壁和沟槽6的另一侧 壁，也会部分的被氧化为氧化硅7 (图中未示出）。 由于相邻的两个第二沟槽6共用的侧壁(硅外延层）的厚度比较薄，即图3 (c)中 标注的宽度d比较小（5微米以下)，因此可以比较容易的完全转化为氧化硅，而其他位置的 硅外延层比较厚，不会完全转化为氧化硅。 步骤5,湿法刻蚀，完全去除热氧化形成的氧化硅7,如图3 (e)所示。 刻蚀后，第一沟槽5和第二沟槽6与新形成的沟槽一起合并成一个沟槽8。沟槽 8两端的宽度和中间宽度是相等的，但其两端的深度显著小于中间区域的深度，即沟槽两端 的AR(本文档来自技高网...

【技术保护点】
形成交替排列的P型和N型半导体薄层的方法，其特征在于，包括以下步骤：1）在半导体衬底上依次生长硅外延层和介质膜；2）涂布光刻胶，定义出沟槽形成区域；所述沟槽形成区域呈长条形，两端分别被一条以上光刻胶平均分割成两个以上形状相同的沟槽区域；3）光刻和干法刻蚀，使沟槽形成区域中间形成第一沟槽，沟槽形成区域两端分别形成两个以上形状相同的第二沟槽；所述第二沟槽的宽度小于第一沟槽宽度的一半，第二沟槽的深度小于第一沟槽的深度；4）去除光刻胶和介质膜，对沟槽表面和侧壁进行热氧化，使相邻的两个第二沟槽之间的硅外延层完全转化为氧化硅；5）湿法刻蚀，完全去除氧化硅，使第一沟槽和第二沟槽合并为一个沟槽；6）在步骤5）所形成的沟槽内填充导电类型与步骤1）的硅外延层相反的硅外延层。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘继全，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31