自校准桥接电容结构的逐次逼近型模数转换器制造技术

本发明专利技术属于模数转换器技术领域，具体为一种自校准桥接电容结构的逐次逼近型模数转换器。其包括：采样保持电路、比较器、逻辑控制电路、数模转换器、校准电路；其中：电容型数模转换器采用冗余电容桥接结构，在桥接电容结构中加入冗余电容和辅助电容；同时校准算法内置在校准控制单元和校准处理单元中，在校准检测阶段时利用冗余电容桥接结构检测出桥接电容结构中由于制造工艺的失配和寄生带来的非线性特性；在正常模数转换过程中，校准处理单元根据检测的非线性信息将对模数转换器数字输出进行后处理，输出校准后的数字信号。

【技术实现步骤摘要】
自校准桥接电容结构的逐次逼近型模数转换器
本专利技术属于模数转换器
，具体涉及一种逐次逼近型模数转换器。
技术介绍
模数转换器(ADC)是将连续性的模拟信号采集转换为离散性的数字信号以用于数字分析和处理的装置。逐次逼近型模数转换器(SAR ADC)是利用二分法查找方式，通过内部集成的数模转换器(DAC)不断产生新的模拟电压量去逼近原先输入模拟信号，最后将集成的数模转换器(DAC)对应的数码输入作为ADC的输出。 图1所示是SAR ADC的典型结构，SAR ADC 100具有采样保持电路110、比较器120、逻辑控制单元130、数模转换器140。数模转换器140通常可以采用电容阵列、电阻阵列或混合型阵列来实现。图2所示是在数字CMOS工艺中更为典型的电容阵列实现方式200。电容型DAC (CDAC) 200由一组电容阵列和对应的底极板开关构成，典型的电容阵列中电容之间容值比例满足二进制权重，即最低位电容210为单位电容容值IC ;次低位电容220为两倍大小的单位电容容值，即2C ;以此关系不断以两倍数值增加，对于η位设计精度的ADC来说，CDAC的最高位电容230为ZlriC或2n_2C，差别来自于具体实施所采用的电容开关策略。CDAC具体实现是根据数字输入来控制对应权重大小电容的底极板开关导通方向，从而在电容阵列的顶极板产生数字输入对应的模拟输出。 ADC的分辨率取决于电容之间匹配的精度和实际制作存在的寄生因素。随着分辨率要求的提高，二进制权重比例的电容型数模转换器(CDAC)对于前端电路的输入负载总电容大小和面积与位数呈指数型增长关系。 在一些中高精度的SAR ADC应用中，设计普遍采用桥接电容结构，目的是进一步降低SAR ADC中电容型数模转换器(CDAC)的总电容数目和大小，如图3所示为一个(M+L+1)位分辨率的CDAC。桥接电容结构的CDAC 300是通过采用一个分数大小容值的电容或者单位电容大小容值的电容作为桥接电容330串联在高位电容阵列与低位电容阵列之间，同时确保高位电容阵列310与低位电容阵列320的权重依然满足二进制的比例，即在CDAC300中，低位电容阵列320总电容的权重和与高位电容阵列310中最低位电容的权重大小相同。 桥接电容结构会受到低位电容阵列顶极板寄生电容、制造中实际的物理金属走线寄生和桥接电容与低位电容阵列工艺匹配等问题的限制，从而存在极大的非线性问题。为了确保这种分段式结构的线性度要求，低位电容阵列中IC电容对应权重和高位电容阵列中IC电容对应权重之间的比例应该是1/2\所以桥接电容与低位电容阵列顶极板寄生电容需要满足一定的限制条件。 如果低位电容阵列IC电容权重和高位电容阵列IC电容权重之间的比例小于1/2S将会在DNL静态特性中出现周期性的正向DNL值。如果低位电容阵列IC电容权重和高位电容阵列IC电容权重之间的比例大于1/2S将会在DNL静态特性中出现周期性的负向DNL值，甚至可能出现失码现象。而在实际由于各节点的对地和相互间的寄生都无法准确设计获得，桥接电容结构的SAR ADC对于这类非线性问题十分敏感，设计时难以控制。
技术实现思路
本专利技术的目的在于解决由于匹配和寄生等半导体工艺局限性而产生的桥接电容结构SAR ADC的桥接非线性问题，提出一种自校准桥接电容结构的逐次逼近型模数转换器。 本专利技术是通过改进桥接电容结构，在桥接电容结构中增加适当冗余电容位并利用前台数字域校准方法，从而增加对制造加工工艺中出现的低位电容阵列顶极板寄生以及桥接电容失配的设计裕度，抑制桥接电容结构固有的周期性分段非线性问题，提高SAR ADC的线性度。本专利技术的其他优点、目的和特征将在随后的说明中进行阐明。 本专利技术的目的和优点可以由在说明书以及附图中具体指出的结构和方法而实现获得。 本专利技术提出的自校准桥接电容结构的逐次逼近型模数转换器(SAR ADC)，包括:采样保持电路、比较器、逻辑控制电路、数模转换器(DAC)、校准电路；其中，采样保持电路用于采样并且保持输入模拟电压；比较器用于将获得的模拟电压与和η位精度的通过数模转换器(DAC)转换后的模拟信号进行比较，其中，η是不小于I的整数，并且根据比较结果产生比较结果；逻辑控制电路用于响应并记录比较器的比较结果，从最高位到最低位顺序产生新的不断逼近的数字信号；数模转换器用于将逼近的数字信号转换成对应的模拟信号并提供给比较；校准电路用于检测所述数模转换器中寄生和失配非理想因素，并对原始模数转换器的数字信号进行处理作为最终模数转换器的输出数字信号。 本专利技术中，所述模数转换器可以是具有桥接电容结构的电容型DAC，包括电容阵列和开关阵列，电容阵列由高位电容阵列、低位电容阵列、桥接电容和校准冗余电容电路连接组成；其中，所述桥接电容串联在高位电容阵列和低位电容阵列之间，校准冗余电容与低位电容阵列共用一个极板。具体说，数模转换器(DAC)具有这样的构造:在高位二进制电容阵列与低位二进制电容阵列之间串联有特定大小的电容作为桥接电容，在低位二进制电容阵列中加入有特定大小的冗余位电容，同时在低位二进制电容阵列中可选择加入或不加入单位电容一半容值大小的辅助电容，以削弱数字校准的截尾效应。其中，桥接电容一般是大于一个单位电容的整数或小数容值，冗余位电容一般是大于一个单位电容的整数容值。 本专利技术中，校准冗余电容由冗余电容和辅助电容组成，或者只有冗余电容组成。 本专利技术的另一方面，利用改进的电容型DAC (CDAC)结构，即以上所述的冗余电容桥接结构，根据一定的约束条件而实现对于桥接电容结构非线性问题的冗余电容校准。该校准的步骤为:实际上电后的SAR ADC工作分为两个阶段:1、前台数字域检测权重误差的校准检测阶段；2、正常ADC工作转换阶段并对原始输出进行校准所需的后处理。数字前台校准检测阶段是为了测量高位二进制电容阵列中单位电容的权重大小，获得相应的权重误差信息。数字前台校准检测阶段完成后，进入正常ADC工作转换阶段。在正常ADC工作转换阶段中，采样保持电路对输入模拟信号进行周期性采样；用比较器将采样获得的模拟电压和DAC转换后产生的模拟信号进行比较；逻辑控制单元寄存比较结果并从最高位到最低位顺序产生新的不断逼近的数字信号提供给DAC ;再一次将采样获得的模拟电压和DAC转换后产生的模拟信号进行比较。重复上述步骤直至达到设计所需的分辨率精度要求，最后DAC对应的数字信号作为SAR ADC的原始未校准将根据数字前台校准检测阶段获得的权重误差信息转换为实际校准后的数字码，最后进行数据同步输出。 应当理解，上文对本专利技术的概述与下文对本专利技术的详述都是示例性和解释性的，旨在提供对说要求专利技术的进一步理解。 【附图说明】 附图可用于提供对本专利技术的进一步理解，附图示出了本专利技术的实施方式，并与说明书一起用于解释本专利技术原理。 图1为示出逐次逼近型模数转换器的典型结构示意图。 图2为示出在数字CMOS工艺中电容型DAC (CDAC)的实现方式。 图3为示出中高精度应用中桥接电容结构的典型结构示意图。 图4为示出自校准桥接电容结构的逐次逼近型模数转换器结构示意图。 图5为示出冗余电容桥接结构的电容本文档来自技高网...

【技术保护点】
一种自校准桥接电容结构的逐次逼近型模数转换器，其特征在于包括：采样保持电路、比较器、逻辑控制电路、数模转换器、校准电路；其中：采样保持电路用于采样并且保持输入模拟电压；比较器用于将获得的模拟电压与和n位精度的通过数模转换器转换后的模拟信号进行比较，其中，n是不小于1的整数，并且根据比较结果产生比较结果；逻辑控制电路用于响应并记录比较器的比较结果，从最高位到最低位顺序产生新的不断逼近的数字信号；数模转换器用于将逼近的数字信号转换成对应的模拟信号并提供给比较；校准电路用于检测所述数模转换器中寄生和失配非理想因素，并对原始模数转换器的数字信号进行处理，作为最终模数转换器的输出数字信号。

【技术特征摘要】
1.一种自校准桥接电容结构的逐次逼近型模数转换器，其特征在于包括:采样保持电路、比较器、逻辑控制电路、数模转换器、校准电路；其中: 采样保持电路用于采样并且保持输入模拟电压； 比较器用于将获得的模拟电压与和η位精度的通过数模转换器转换后的模拟信号进行比较，其中，η是不小于I的整数，并且根据比较结果产生比较结果； 逻辑控制电路用于响应并记录比较器的比较结果，从最高位到最低位顺序产生新的不断逼近的数字信号； 数模转换器用于将逼近的数字信号转换成对应的模拟信号并提供给比较； 校准电路用于检测所述数模转换器中寄生和失配非理想因素，并对原始模数转换器的数字信号进行处理，作为最终模数转换器的输出数字信号。2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述模数转换器包括电容阵列和开关阵列，电容阵列由高位电容阵列、低位电容阵列、桥接电容和校准冗余电容电路连接组成；其中，所述桥接电...

【专利技术属性】
技术研发人员：郭亚炜，吴越，程旭，曾晓洋，张章，郭东东，郭铭强，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31