全数字锁相环和操作全数字锁相环的方法技术

提供一种全数字锁相环和操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测结果，控制全数字锁相环的闭环带宽。当在搜索窗之外检测到相变时的闭环带宽大于当在搜索窗之内检测到相变时的闭环带宽。

【技术实现步骤摘要】
本申请要求于2013年3月13日提交的第10-2013-0026740号韩国专利申请和2013年5月8日提交的第10-2013-0051824号韩国专利申请的优先权，这些申请的公开通过引用全部包含于此。
符合本公开的方法、装置和制品涉及全数字锁相环（ADPLL），更具体地，涉及一种数控振荡器（DCO）、包括DCO的ADPLL和包括ADPLL的装置，其中，所述DCO用于根据ADPLL的反馈信号的相位是否在搜索窗之内改变来自适应控制闭环带宽。
技术介绍
锁相环（PLL）是生成具有与输入时钟信号的相位相关的相位的输出时钟信号的控制电路。PLL广泛用于无线通信装置、计算机和其它电子装置中。
技术实现思路
根据示例性实施例的一方面，提供了一种操作全数字锁相环（ADPLL）的方法。所述方法包括：使用搜索窗检测ADPLL的反馈信号中的相变；基于检测结果，控制ADPLL的闭环带宽。当在搜索窗之外检测到相变时的闭环带宽可以大于当在搜索窗之内检测到相变时的闭环带宽。所述方法还可以包括使用开关式鉴相鉴频器比较反馈信号与参考时钟信号。可以基于检测结果和比较结果控制闭环带宽。当在搜索窗之外检测到相变并且ADPLL处于未锁定状态时的闭环带宽可以大于当在搜索窗之内检测到相变或者ADPLL处于锁定状态时的闭环带宽。所述方法还可以包括使用与输入时钟信号相关的两个参考时钟信号定义搜索窗。根据另一个示例性实施例的一方面，提供了一种操作包括ADPLL和系统的片上系统（SoC）的方法。所述方法包括：检测ADPLL的反馈信号的相位是否在搜索窗之内改变；基于检测结果，控制ADPLL的闭环带宽；为系统提供与受控制的闭环带宽相关的ADPLL的输出时钟信号。根据另一个示例性实施例的一方面，提供了一种ADPLL，所述ADPLL包括：参考时钟信号发生器，配置成生成多个参考时钟信号；检测电路，配置成检测ADPLL的反馈信号的相位是否在搜索窗之内改变并且基于检测结果输出检测信号，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；闭环带宽调节电路，配置成基于检测信号控制ADPLL的闭环带宽。闭环带宽调节电路可以包括：开关式鉴相鉴频器，配置成比较参考时钟信号中的一个参考时钟信号的相位和频率与反馈信号的相位和频率，并且基于比较的结果生成比较信号；锁定检测器，配置成基于比较信号确定ADPLL的锁定或未锁定状态并且生成指示锁定或未锁定状态的锁定信号。闭环带宽调节电路可以基于检测信号和锁定信号控制闭环带宽。闭环带宽调节电路可以包括：自动频率控制电路，配置成比较参考时钟信号中的一个参考时钟信号的频率与反馈信号的频率并且生成第一控制代码和第二控制代码；数控振荡器，配置成基于第一控制代码控制与闭环带宽相关的延迟单元的延迟并且基于第二控制代码控制与闭环带宽相关的电流源的电流。闭环带宽调节电路还可以包括：开关式鉴相鉴频器，配置成比较所述一个参考时钟信号的相位和频率与反馈信号的相位和频率并且基于比较的结果生成比较信号；锁定检测器，配置成基于比较信号确定ADPLL的锁定或未锁定状态并且生成指示锁定或未锁定状态的锁定信号；精细控制代码生成电路，配置成基于检测信号、比较信号和锁定信号生成精细控制代码。数控振荡器可以基于精细控制代码控制与闭环带宽相关的电容器的总电容。根据另一个示例性实施例的一方面，提供了一种SoC，所述SoC包括：ADPLL；应用处理器，配置成响应于与ADPLL的输出时钟信号相关的时钟信号进行操作。ADPLL可以包括：参考时钟信号发生器，配置成生成多个参考时钟信号；检测电路，配置成检测ADPLL的反馈信号的相位是否在搜索窗之内改变，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；闭环带宽调节电路，配置成基于检测电路的检测结果，控制ADPLL的闭环带宽。根据另一个示例性实施例的一方面，提供了一种包括SoC和显示器的便携式电子装置，其中，显示器被配置成显示被应用处理器处理的数据。附图说明通过参照附图详细描述示例性实施例，以上和其它方面将变得更清楚，在附图中：图1是根据示例性实施例的包括全数字锁相环（ADPLL）的片上系统（SoC）的框图；图2是根据另一个示例性实施例的包括ADPLL的SoC的框图；图3是根据示例性实施例的图1和图2的全数字锁相环（ADPLL）的框图；图4是示出图3中示出的ADPLL的三相信号发生器（TPG）的输出信号的波形图，用于说明自适应增益控制（AGC）电路的操作；图5是示出图3中示出的ADPLL的开关式（bangbang）鉴相鉴频器（BBPFD）的操作的示例的波形图；图6是用于说明根据示例性实施例的图3中示出的ADPLL的AFC电路的操作的流程图；图7是用于说明图6中示出的AFC电路的操作的概念图；图8是根据示例性实施例的图3中示出的ADPLL的积分电路的电路图；图9是用于说明图3中示出的ADPLL的具有伪随机数发生器（PRNG，pseudo random number generator）的累加器（accumulator-with-pseudo random number generator）的操作的概念图；图10是根据示例性实施例的图3中示出的ADPLL的数控振荡器（DCO）的电路图；图11是用于说明根据示例性实施例的图10中示出的DCO的电容器组的操作的概念图；图12是根据示例性实施例的操作包括ADPLL的系统的方法的流程图；图13是根据另一个示例性实施例的操作包括ADPLL的系统的方法的流程图；图14是根据另一个示例性实施例的DCO的电路图；图15是示出图14中示出的DCO的频率特性的曲线图；图16是根据又一个示例性实施例的DCO的电路图；图17是图16中示出的DCO的选通反相器的电路图；图18是根据又一个示例性实施例的DCO的电路图；和图19是根据示例性实施例的包括ADPLL的便携式电子装置的框图。具体实施方式现在，下文中参照附图更充分地描述示例性实施例。然而，本专利技术构思可以用许多不同形式来实施并且不应该被理解为限于本文阐述的示例性实施例。相反地，提供这些示例实施例使得本公开将是彻底和完全的，并且将把本专利技术构思的范围充分传达给本领域的技术人员。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。相同的标号始终表示相同的元件。应该理解，当元件被称作“连接”或本文档来自技高网...

【技术保护点】
一种操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测的检测结果，控制全数字锁相环的闭环带宽。

【技术特征摘要】
2013.03.13 KR 10-2013-0026740;2013.05.08 KR 10-2011.一种操作全数字锁相环的方法，所述方法包括：
使用搜索窗检测全数字锁相环的反馈信号中的相变；
基于检测的检测结果，控制全数字锁相环的闭环带宽。
2.如权利要求1所述的方法，其中，当在搜索窗之外检测到相变时的闭
环带宽大于当在搜索窗之内检测到相变时的闭环带宽。
3.如权利要求1所述的方法，还包括使用开关式鉴相鉴频器来比较反馈
信号与参考时钟信号，其中，基于检测结果和比较的比较结果控制闭环带宽。
4.如权利要求3所述的方法，其中，当在搜索窗之外检测到相变并且全
数字锁相环处于未锁定状态时的闭环带宽大于当在搜索窗之内检测到相变或
者全数字锁相环处于锁定状态时的闭环带宽。
5.如权利要求1所述的方法，还包括使用与输入时钟信号相关的两个参
考时钟信号定义搜索窗。
6.一种操作包括全数字锁相环和系统的片上系统的方法，所述方法包括：
检测全数字锁相环的反馈信号的相位是否在搜索窗之内改变；
基于检测的检测结果，控制全数字锁相环的闭环带宽；
向系统提供与受控制的闭环带宽相关的全数字锁相环的输出时钟信号。
7.如权利要求6所述的方法，其中，当相位在搜索窗之外改变时的闭环
带宽大于当相位在搜索窗之内改变时的闭环带宽。
8.如权利要求6所述的方法，还包括：
使用开关式鉴相鉴频器比较反馈信号与参考时钟信号；
基于比较的比较结果，确定全数字锁相环的锁定或未锁定状态，
其中，基于检测结果和确定锁定或未锁定状态的结果，控制闭环带宽。
9.如权利要求8所述的方法，其中，当相位在搜索窗之外改变并且全数
字锁相环处于未锁定状态时的闭环带宽大于当相位在搜索窗之内改变或者全
数字锁相环处于锁定状态时的闭环带宽。
10.一种全数字锁相环，所述全数字锁相环包括：
参考时钟信号发生器，配置成生成多个参考时钟信号；
检测电路，配置成检测全数字锁相环的反馈信号的相位是否在搜索窗之
内改变并且基于检测的结果输出检测信号其中，搜索窗通过参考时钟信号中

\t的两个参考时钟信号来定义；
闭环带宽调节电路，配置成基于检测信号控制全数字锁相环的闭环带宽。
11.如权利要求10所述的全数字锁相环，其中，当相位在搜索窗之外改
变时的闭环带宽大于当相位在搜索窗之内改变时的闭环带宽。
12.如权利要求10所述的全数字锁相环，其中，闭环带宽调节电路包括：
开关式鉴相鉴频器，配置成比较参考时钟信号中的一个参考时钟信号的
相位和频率与反馈信号的相位和频率并且基于比较的结果生成比较信号；
锁定检测器，配置成基于比较信号确定全数字锁相环的锁定或未锁定状

【专利技术属性】
技术研发人员：朴宰琎，张泰光，幸楠，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR