一种薄膜晶体管阵列基板制造技术

本实用新型专利技术涉及平板显示技术领域，尤其涉及一种薄膜晶体管阵列基板。所述薄膜晶体管阵列基板包括具有第一表面的基板、形成于所述基板的第一表面上的多条扫描线、多条信号线、多个薄膜晶体管及多个第一像素电极；所述多条扫描线和多条信号线相互交叉在所述第一表面上，并定义出多个像素区域，所述多个薄膜晶体管和多个第一像素电极分别设置于所述多个像素区域内；所述薄膜晶体管至少包括第一栅极、第一有源块、第一源极、第一漏极和第一像素电极，所述第一像素电极先于第一源极或第一漏极形成，或者第一源极、第一漏极和第一像素电极在同一制程中一并制成。

【技术实现步骤摘要】
一种薄膜晶体管阵列基板
本技术涉及平板显示
，尤其涉及一种薄膜晶体管阵列基板。
技术介绍
薄膜晶体管(TFT)包括非晶硅(a-Si) TFT、低温多晶硅(LTPS) TFT和氧化铟镓锌(IGZO) TFT等，其中，由于IGZO-TFT具有更高的响应速度和分辨率，且成本低，因此相比于a-S1-TFT和LTPS-TFT更具竞争力。IGZO材料是作为新一代薄膜晶体管技术中的沟道层材料，是一种含有铟、镓和锌的非晶氧化物，其载流子迁移率是非晶硅的20?30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分辨率在TFT-LCD中成为可能。然而，对于IGZO-TFT的制作工艺而言，一般需要依次经过栅极构图、有源层图形构图、沟道保护膜构图、源漏电构图、像素电极构图、接触孔构图，保护膜图形构图中的6-7次构图工艺完成，工艺过程复杂，且良品率较低。
技术实现思路
有鉴于此，本技术提供一种工艺过程简单，且良品率高的薄膜晶体管阵列基板。本技术提供的所述薄膜晶体管阵列基板包括具有第一表面的基板、形成于所述基板的第一表面上的多条扫描线、多条信号线、多个薄膜晶体管及多个第一像素电极；所述多条扫描线和多条信号线相互交叉在所述第一表面上，并定义出多个像素区域，且每个像素区域内至少设有一个所述薄膜晶体管和一个第一像素电极，每一个所述薄膜晶体管分别与一所述扫描线和信号线电性连接；所述薄膜晶体管至少包括第一栅极、第一有源块、第一源极、第一漏极和第一像素电极，所述第一像素电极先于第一源极或第一漏极形成，或者第一源极、第一漏极和第一像素电极在同一制程中一并制成。本技术提供的所述薄膜晶体管阵列基板中，所述第一栅极形成于所述基板的第一表面上，所述第一栅绝缘层形成于所述第一栅极上，并覆盖所述第一栅极及扫描线，所述第一有源块设置于所述第一栅极上方的第一栅绝缘层上，所述第一阻挡层覆盖于所述第一有源块上，所述第一阻挡层在覆盖所述第一有源块的位置具有第一接触孔和第二接触孔，所述第一阻挡层上形成有至少覆盖所述第一接触孔的第一像素电极，所述第一漏极覆盖在所述第一像素电极上，所述第一源极形成在所述第二接触孔之上，所述第一源极和第一漏极分别通过第一接触孔和第二接触孔与所述第一有源块电性连接。本技术提供的所述薄膜晶体管阵列基板中，所述薄膜晶体管还包括形成在所述第一有源块与第一源极之间，并与所述第一像素电极间隔设置、且与其位于同一层的第一像素电极保留段，所述第一像素电极保留段至少覆盖所述第二接触孔，所述第一源极所述第一像素电极和第一像素电极保留段之间形成所述薄膜晶体管的第一沟道区。本技术提供的所述薄膜晶体管阵列基板中，所述薄膜晶体管还包括第一钝化层，所述第一钝化层至少覆盖所述第一源极、第一漏极、第一沟道区和信号线。本技术提供的所述薄膜晶体管阵列基板中，由于第一像素电极先于第一源极和第一漏极形成，或者第一源极、第一漏极和第一像素电极在同一制程中一并制成，使得所述薄膜晶体管阵列基板的整个工序只需5道或4道构图工艺，因此简化了工艺流程，提高了良品率；同时在第一有源块和第一源极、第一有源块和第一漏极之间设置了导电层，减小了第一源极、第一漏极与第一有源块之间的接触电阻，且第一有源块与第一源极、第一漏极之间无需额外的制作一欧姆接触层，且进一步简化了工艺流程。【附图说明】下面将结合附图及【具体实施方式】对本技术作进一步说明，附图中:图1为本技术提供的一较佳实施方式的薄膜晶体管阵列基板的示意图；图2为图1所示薄膜晶体管沿A-A方向的一截面示意图；图3A至3E为图1所示的薄膜晶体管阵列基板的制作方法的一种较佳实施方式的制作流程图，其中图3A-1至3A-2为第一道构图示意图，图3B-1至3B-3为第二道构图示意图，图3C-1至3C-2为第二道构图不意图，图3D-1至3D-3为第四道构图不意图，图3E-1至3E-2为第五道构图示意图；图4A至4E为图1所示的薄膜晶体管阵列基板的制作方法的另一较佳实施方式的制作流程图，其中图4A-1至4A-2为第六道构图不意图，图4B-1至4B-3为第七道构图不意图，图4C-1至4C-2为第八道构图不意图，图4D-1至4D-3为第九构图不意图，图4E-1至4E-2为第十道构图示意图。【具体实施方式】为说明本技术提供的薄膜晶体管及其制作方法，以下结合说明书附图及文字说明进行详细阐述。请同时参考图1和图2，其为本技术提供的一较佳实施方式的薄膜晶体管阵列基板的示例图以及所述阵列基板沿A-A’方向的截面图。所述薄膜晶体管阵列基板100包括具有第一表面IOla的基板101、形成于基板101的第一表面IOla上的多条扫描线110、多条信号线120、多个第一薄膜晶体管130以及多个第一像素电极140。所述基板101为透明材料如玻璃、树脂制成，且第一表面IOla为一连续且光滑的平面或曲面。所述多条扫描线110之间等间隔平行排列，所述多条信号线120之间等间隔平行排列，且所述多条扫描线Iio和多条信号线120之间相互交叉在所述第一表面上，并定义出多个像素区域200，所述多个第一薄膜晶体管130分别设置于所述多个像素区域200内，且每一所述第一薄膜晶体管130分别与一扫描线110和信号线120电性连接，多个第一像素电极140分别设置于所述多个像素区域200内，并且每个第一像素电极140电性连接位于同一像素区域200内的所述薄膜晶体管130。所述多条扫描线和多条信号线至少由金属或金属合金制成，每个所述第一像素电极由透明导电材料制成，所述透明导电材料可以为氧化锡铟(ΙΤ0)、氧化氧化铟锌(IZO)或氧化锌镓(GZO)或其组成的化合物等。请同时参考图3A-3E，其为图2所述薄膜晶体管阵列基板的一较佳实施方式的制作流程图。在本实施方式中，仅以制作一个薄膜晶体管为例进行说明，其中图3A-1至3A-2为第一道构图示意图，图3B-1至3B-3为第二道构图示意图，图3C-1至3C-2为第三道构图不意图，图3D-1至3D-3为第四道构图不意图，图3E-1至3E-2为第五道构图不意图。请参考图3A-1至3A-2，在所述薄膜晶体管阵列基板101上，经过第一道构图工艺形成第一栅极132及扫描线120 (参考图1，本实施方式的阵列基板的扫描线在制作流程图中均未示出)。所述第一栅极132及扫描线采用导电材料制成，所述导电材料例如金属或金属合金。经过第一道构图工艺形成所述第一栅极132和扫描线的具体制作步骤如下:在所述阵列基板101上经过磁控溅射或者其他工艺形成一层第一导电层132’，然后在所述第一导电层132’上涂布形成一第一光刻胶层，并经一第一掩膜对所述光刻胶层进行光刻，得到第一光刻胶图案。利用所述第一光刻胶图案对所述第一导电层132’进行刻蚀，得到多个薄膜晶体管130的所述第一栅极132和多条扫描线。所述第一栅极132和扫描线为第一导电层132’经刻蚀以后得到的图案。请参考图3B-1，在所述第一栅极132及所述扫描线120上利用化学气相沉积(CVD)或其他方法形成一第一栅绝缘层133，所述第一栅绝缘层133完全覆盖所述第一栅极132及所述扫描本文档来自技高网...

【技术保护点】
一种薄膜晶体管阵列基板，包括具有第一表面的基板、形成于所述基板的第一表面上的多条扫描线、多条信号线、多个薄膜晶体管及多个第一像素电极；所述多条扫描线和多条信号线相互交叉在所述第一表面上，并定义出多个像素区域，且每个像素区域内至少设有一个所述薄膜晶体管和一个第一像素电极，每一个所述薄膜晶体管分别与一所述扫描线和信号线电性连接；所述薄膜晶体管至少包括第一栅极、第一有源块、第一源极、第一漏极和第一像素电极，所述第一像素电极先于第一源极或第一漏极形成，或者第一源极、第一漏极和第一像素电极在同一制程中一并制成。

【技术特征摘要】
1.一种薄膜晶体管阵列基板，包括具有第一表面的基板、形成于所述基板的第一表面上的多条扫描线、多条信号线、多个薄膜晶体管及多个第一像素电极； 所述多条扫描线和多条信号线相互交叉在所述第一表面上，并定义出多个像素区域，且每个像素区域内至少设有一个所述薄膜晶体管和一个第一像素电极，每一个所述薄膜晶体管分别与一所述扫描线和信号线电性连接； 所述薄膜晶体管至少包括第一栅极、第一有源块、第一源极、第一漏极和第一像素电极，所述第一像素电极先于第一源极或第一漏极形成，或者第一源极、第一漏极和第一像素电极在同一制程中一并制成。2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于:所述第一栅极形成于所述基板的第一表面上，所述第一栅绝缘层形成于所述第一栅极上，并覆盖所述第一栅极及扫描线，所述第一有源块设置于所述第一栅极上方的第一栅绝缘层上，所述第一阻挡层覆盖于所述...

【专利技术属性】
技术研发人员：王士敏，赵约瑟，张超，李绍宗，
申请(专利权)人：深圳莱宝高科技股份有限公司，
类型：新型
国别省市：广东;44