半导体设置及其制造方法技术

本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；在背栅的相对两侧由SOI层形成的鳍；以及夹于背栅与各鳍之间的背栅介质层。

【技术实现步骤摘要】
半导体设置及其制造方法
本公开涉及半导体领域，更具体地，涉及一种包括鳍(fin)结构的半导体设置及其制造方法。
技术介绍
为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如UTBB(超薄埋入氧化物和本体)器件和FinFET(鳍式场效应晶体管)等。UTBB器件利用ET-SOI(极薄-绝缘体上半导体)衬底。由于SOI衬底中埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器件的阈值电压，从而可以有效降低器件的功耗(例如，通过在器件截止时提升阈值电压，从而降低漏电流)。但是，ET-SOI的成本极高，且存在自加热问题。而且，随着器件的不断小型化，ET-SOI越来越难以制造。FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。但是，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
技术实现思路
本公开的目的至少部分本文档来自技高网...

【技术保护点】
一种半导体设置，包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；在背栅的相对两侧由SOI层形成的鳍；以及夹于背栅与各鳍之间的背栅介质层。

【技术特征摘要】
1.一种半导体设置，包括：绝缘体上半导体(SOI)衬底，包括基底衬底、埋入电介质层和SOI层；在SOI衬底上形成的背栅，所述背栅穿透埋入电介质层而与基底衬底电接触；在背栅的相对两侧由SOI层形成的鳍；夹于背栅与各鳍之间的背栅介质层；以及在埋入电介质层上形成的栅堆叠，所述栅堆叠与所述鳍和背栅相交，其中所述栅堆叠与背栅之间通过电介质层隔离。2.根据权利要求1所述的半导体设置，其中，背栅的顶面与各鳍的顶面持平或高于鳍的顶面。3.根据权利要求1所述的半导体设置，其中，背栅包括导电材料，且宽度为5-30nm。4.根据权利要求1所述的半导体设置，其中，鳍包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，且宽度为3-28nm。5.根据权利要求1所述的半导体设置，其中，基底衬底中包括阱区，背栅与阱区电接触。6.根据权利要求5所述的半导体设置，其中，如果所述半导体设置用于p型器件，则阱区被掺杂为n型；如果所述半导体设置用于n型器件，则阱区被掺杂为p型。7.根据权利要求6所述的半导体设置，其中，阱区在与背栅相对应的位置处包括接触区，所述接触区的掺杂浓度高于阱区中其余部分的掺杂浓度。8.根据权利要求1所述的半导体设置，其中，背栅介质层包括高K电介质，且厚度为2-20nm。9.根据权利要求1所述的半导体设置，其中，所述栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中栅介质层与每一鳍的与背栅相反一侧的侧面以及每一鳍的顶面接触。10.根据权利要求1所述的半导体设置，还包括在每一鳍位于栅堆叠相对两侧的部分的表面上生长的半导体层。11.根据权利要求10所述的半导体设置，其中，如果所述半导体设置用于p型器件，则半导体层带压应力；如果所述半导体设置用于n型器件，则半导体层带拉应力。12.根据权利要求11所述的半导体设置，其中，半导体层包括SiGe或Si：C。13.一种制造半导体设置的方法，包括：在绝缘体上半导体(SOI)衬底上形...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11