非易失性半导体存储器装置以及其中的数据读取方法制造方法及图纸

本发明专利技术涉及非易失性半导体存储器装置以及其中的数据读取方法。一种非易失性半导体存储器装置包括：存储器基元阵列，其具有多个存储器串，每一个所述存储器串具有串联连接的多个存储器基元；以及控制电路，其被配置为执行读取操作以从在所述多个存储器串当中的被选择的存储器串中所包括的所述存储器基元读取数据。在所述读取操作期间，所述控制电路被配置为向不进行所述读取操作的未选择的存储器串中的所述存储器基元中的至少一个存储器基元的栅极施加第一电压，并向不进行所述读取操作的所述未选择的存储器串中的所述存储器基元中的另一存储器基元的栅极施加低于所述第一电压的第二电压。

【技术实现步骤摘要】
非易失性半导体存储器装置以及其中的数据读取方法本申请是申请日为2010年3月10日、申请号为201010135747.X、专利技术名称为“非易失性半导体存储器装置以及其中的数据读取方法”的申请的分案申请。相关申请的交叉引用本申请基于在2009年9月18日提交的在先的日本专利申请No.2009-216403并要求其优先权，并通过引用将其全部内容并入到这里。
本专利技术涉及电可重写数据的(electricallydata-rewritable)非易失性半导体存储器装置以及其中的数据读取方法。
技术介绍
随着小型化技术达到其极限，非常希望通过层叠存储器基元来改善非易失性半导体存储器装置(例如，NAND闪速存储器)的位密度(bitdensity)。作为实例，提出了一种层叠型NAND闪速存储器，其由使用垂直型晶体管的存储器基元配置而成(参见例如日本未审查的专利申请公开No.2007-266143)。层叠型NAND闪速存储器的操作(包括读取操作)基本上与常规平面型NAND闪速存储器的操作相同。因此，当试图增加层叠型NAND闪速存储器的容量时，在读取期间抑制来自不进行读取操作的未选择的存储器串的泄漏电流是重要的。通常，NAND闪速存储器通过向连接到未选择的存储器串的选择晶体管的栅极施加地电势或负电势而抑制来自未选择的存储器串的泄漏电流。此外，通常，NAND闪速存储器通过减少连接到一条位线的存储器串的数目而解决了上述问题。近年来，存在对除了常规技术之外进一步增加泄漏电流抑制的需求。
技术实现思路
根据本专利技术的第一方面，一种非易失性半导体存储器装置包括：包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元；位线，其被电连接到所述第一存储器串和所述第二存储器串；以及控制电路，其被配置为执行读取操作以从所述第一存储器基元读取数据，所述控制电路被配置为，在所述读取操作期间，向所述第三存储器基元的栅极施加第一电压，并向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。。根据本专利技术的第二方面，一种在非易失性半导体存储器装置中读取操作的方法，所述非易失性半导体存储器装置包括：包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元；位线，其被电连接到所述第一存储器串和所述第二存储器串，所述方法包括：在从所述第一存储器基元读取数据的读取操作期间，向所述第三存储器基元的栅极施加第一电压；以及在从所述第一存储器基元读取数据的读取操作期间，向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。附图说明图1是根据本专利技术的第一实施例的非易失性半导体存储器装置的电路图；图2是示出存储器基元阵列AR1的示意性透视图；图3是存储器基元阵列AR1的等效电路图；图4是存储器基元阵列AR1的局部截面视图；图5是示出控制电路AR2的具体结构的电路图；图6是示出升压(boost)电路12a的电路图；图7A是示出升压电路12a的操作的时序图；图7B是示出升压电路12a的操作的时序图；图8是示出字线驱动电路13a的电路图；图9是示出背栅线驱动电路14的电路图；图10是示出选择栅极线驱动电路15a的电路图；图11是示出源极线驱动电路16的电路图；图12是示出读出放大器电路17的电路图；图13是示出根据第一实施例的读取操作的时序图；图14是根据第一实施例的读取操作的示意性视图；图15是示出根据第一实施例的写入操作的时序图；图16是示出根据第一实施例的擦除操作的时序图；图17是示出根据第二实施例的读取操作的时序图；图18是根据第二实施例的读取操作的示意性视图；图19是示出根据第三实施例的字线驱动电路13a的框图；图20是示出根据第三实施例的行解码器电路19a和19b的局部电路图；图21是示出根据第三实施例的读取操作的时序图；图22是根据第三实施例的读取操作的示意性视图；图23是示出根据第四实施例的字线驱动电路13a的电路图；图24是示出根据第四实施例的背栅线驱动电路14的电路图；图25是示出根据第四实施例的读取操作的时序图；以及图26是根据第四实施例的读取操作的示意性视图。具体实施方式[第一实施例][结构]首先，参考图1描述根据第一实施例的非易失性半导体存储器装置的总体结构。图1是根据第一实施例的非易失性半导体存储器装置的电路图。如图1所示，根据第一实施例的非易失性半导体存储器装置包括存储器基元阵列AR1和设置在存储器基元阵列AR1周边的控制电路AR2。如图1所示，将存储器基元阵列AR1配置为使其具有多个存储器串MS，每一个存储器串MS都具有串联连接的电可重写的存储器晶体管MTr1-MTr8(存储器基元)。通过各种控制电路来配置控制电路AR2，所述各种控制电路被配置为控制施加到存储器晶体管MTr(MTr1-MTr8)的栅极等的电压。控制电路AR2执行用于将数据写入到存储器晶体管MTr的写入操作、用于擦除存储器晶体管MTr中的数据的擦除操作、以及用于从存储器晶体管MTr中读取数据的读取操作。在写入操作和读取操作期间，施加到被选择的存储器串MS的电压基本上相似于常规层叠型闪速存储器。然而，在读取操作期间，控制电路AR2将读取通过电压(readpassvoltage)Vread施加到在未选择的存储器串MS中所包括的存储器晶体管MTr中的至少一个的栅极，并将地电势Vss(0V)施加到在该未选择的存储器串MS中所包括的另一存储器晶体管MTr。读取通过电压Vread与施加到被选择的存储器串MS中的未选择的存储器晶体管MTr的栅极的电压相同，并使得存储器晶体管MTr导通而不考虑在存储器晶体管MTr中的存储数据。被施加了读取通过电压Vread的存储器晶体管MTr的体电势变得低于其中地电压Vss被施加到其栅极的其他存储器晶体管MTr的体电势，并与所形成的反型层的量成比例。这种电势差导致了在未选择的存储器串MS中形成阱型电势，从而能够抑制未选择的存储器串MS中的泄漏电流。如图1所示，存储器基元阵列AR1包括m列存储器块(MB)。每一个存储器块MB包括n行乘2列的存储器单元MU。存储器单元MU包括存储器串MS、连接到存储器串MS的一端的源极侧选择晶体管SSTr、以及连接到存储器串MS的另一端的漏极侧选择晶体管SDTr。应注意，在图1示出的实例中，存储器单元MU的第一列被标注为(1)，并且存储器单元MU的第二列被标注为(2)。m列的存储器块MB共享位线BL和源极线SL。如图2所示，存储器单元阵列AR1被配置为具有以三维矩阵形式排列的电存储数据的(electricallydata-storing)存储器晶体管MTr。也就是，存储器晶体管MTr不但沿水平方向以矩阵形式排列，并且其还沿层叠方向(与衬底垂直的方向)排列。沿层本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器装置，包括：包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元；以及控制电路，其被配置为执行读取操作以从所述第一存储器基元读取数据，所述控制电路被配置为，在所述读取操作期间，向所述第三存储器基元的栅极施加第一电压，并向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。

【技术特征摘要】
2009.09.18 JP 2009-2164031.一种非易失性半导体存储器装置，包括：包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元；位线，其被电连接到所述第一存储器串和所述第二存储器串；以及控制电路，其被配置为执行读取操作以从所述第一存储器基元读取数据，所述控制电路被配置为，在所述读取操作期间，向所述第三存储器基元的栅极施加第一电压，并向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。2.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一电压为使所述第三存储器基元导通的正电压而不考虑在所述第三存储器基元中存储的数据。3.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第三存储器基元邻近所述第四存储器基元。4.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第二存储器串包括第五存储器基元和第六存储器基元，所述第五存储器基元和所述第六存储器基元串联电连接，并且，所述控制电路被配置为，在所述读取操作期间，向所述第五存储器基元的栅极施加所述第一电压。5.根据权利要求4所述的非易失性半导体存储器装置，其中，所述第三存储器基元邻近所述第五存储器基元。6.根据权利要求5所述的非易失性半导体存储器装置，其中，所述第四存储器基元邻近所述第六存储器基元，并且，所述控制电路被配置为，在所述读取操作期间，向所述第六存储器基元的栅极施加所述第二电压。7.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一电压为正电压，该正电压小于读取通过电压，所述读取通过电压被施加到在未选择的存储器串中所包括的存储器晶体管中的至少一个的栅极。8.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一存储器串包括第一背栅晶体管，所述第二存储器串包括第二背栅晶体管，其中，至少所述第一存储器串或所述第二存储器串还包括：半导体层，其包括沿垂直于衬底的方向延伸的柱状部分；电荷存储层，其围绕所述柱状部分；第一导电层，其围绕所述柱状部分，其中所述电荷存储层被夹在所述第一导电层与所述柱状部分之间，...

【专利技术属性】
技术研发人员：板垣清太郎，福住嘉晃，岩田佳久，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：