本发明的实施方式提供了一种音频信号的缩放处理方法和装置，其特征在于，方法包括：获取当前帧音频信号；检测当前帧音频信号的能量幅值在预设频率范围内的过门限率；根据过门限率更新音频缩放处理系数；根据更新后的音频缩放处理系数对当前帧音频信号的下...

本发明的实施方式提供了一种中断处理方法、系统及计算机可读存储介质，适用于基于RISC‑V指令集架构的系统，所述方法包括：将正在执行的第一中断的优先级设为中断优先级阈值；打开处理器核心的全局中断使能；接收第二中断，判断所述第二中断的优先级...

本申请公开了应用于嵌入式系统的设备管理方法、装置及介质以及嵌入式设备。本申请的设备管理方法至少包括：获取用于设备的硬件驱动注册的注册信息；根据注册信息，实例化相应的驱动，以便驱动进行注册，其中，驱动包含对强类型的API的实现，强类型的A...

本发明提供了一种基于RISCV多核处理器的线程调度方法和装置。其中，线程调度方法包括：响应于目标线程调度指令，获取当前线程所占用的第一处理器内核的内核标识；判断所述第一处理器内核的内核标识和第二处理器内核的内核标识是否相同，并得到判断结...

本实用新型提供一种虚拟数字货币处理设备及其铜带导电结构，铜带导电结构包括转接板体和连接在转接板体上的铜带组件，转接板体包括第一面、第二面以及贯穿第一面至第二面的孔部，铜带组件包括铜带连接器以及导电铜带，铜带连接器位于第一面，导电铜带位于...

本实用新型公开一种虚拟数字货币处理设备及其算力板模块，算力板模块包括计算板体、多个计算芯片以及散热器，多个计算芯片以及散热器连接在计算板体上，计算板体具有相互垂直的第一方向和第二方向，其还包括连接在计算板体上的信号连接接口以及电源连接接...

本实用新型提供一种虚拟数字货币处理设备，其包括机箱、算力板模块、控制板模块、电源以及铜带导电结构，算力板模块插接连接在机箱的内部，控制板模块、电源以及铜带导电结构设置于机箱之内，铜带导电结构包括转接板体，转接板体包括相对的第一面和第二面...

本公开提供了一种晶片封装结构，包括：晶片，具有多个表面，所述多个表面中的至少一个表面形成有非平面结构。

本公开提供了一种晶片散热结构，其特征在于，包括：晶片封装体、散热器以及导热层；所述晶片封装体具有多个表面，所述散热器通过所述导热层贴附于所述晶片封装体多个表面的至少一个表面上，所述导热层为液体金属。

本公开提供了一种散热结构，包括：印刷电路板，晶片封装结构，贴附于所述印刷电路板；壳体，设置于所述晶片封装结构上，用于将所述晶片封装结构产生的热量散出。

本公开提出了一种芯片器件，包括：至少一个芯片，所述芯片包括晶粒，所述晶粒的背部是裸露的；以及形成并覆盖在所述晶粒的裸露背部上的金属介质层；其中，所述金属介质层的、背离所述晶粒的背面是不平坦的。通过以上结构，增大了芯片器件的散热面积，改善...

本发明提供了一种数据压缩方法，其包括：获取参数的多个取值，以及所述多个取值中每一者的出现概率；将所述出现概率与预定阈值进行比较，其中所述出现概率小于所述预定阈值的取值为第一组取值，而所述出现概率大于或等于所述预定阈值的取值为第二组取值；...

本发明提供一种在计算设备中应用的动态D触发器，一输入端、一输出端以及至少一时钟信号端；一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟信号控制下将所述第一锁存单元锁...

本发明提供一种在计算设备中应用的低漏电流动态D触发器，包括一输入端、一输出端以及至少一时钟信号端；一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟控制下将所述第一锁...

本发明提供一种在计算设备中应用的免保持动态D触发器，包括一输入端、一输出端以及至一时钟信号端；一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟信号控制下将所述第一锁...

本发明提供一种在计算设备中应用的正反馈动态D触发器，包括一输入端、一输出端以及至少一时钟信号端；一第一锁存单元，用于传输所述输入端的数据并在时钟信号控制下锁存所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟控制下将所述第一锁存...

本发明提供一种在计算设备中应用的多路并联寄存器，包括多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；多个动态D触发器，所述多个动态D触发器并联连接，用于在时钟信号控制下锁存和/或读出所述数据；一时钟缓...

本发明提供一种行波进位加法器，包括多个输入端，用于提供运算数据和进位输入；多个输出端，用于将运算结果输出并提供进位输出；至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；其中，...

本发明提出了一种模块化多位加法器及计算系统，其中，所述模块化多位加法器包括：最低位输入模块，其输入端口包括最低位的加法输入，输出端口包括最低位的和输出及进位输出；中间位传递模块，其输入端口包括中间位的加法输入及进位输入，输出端口包括中间...

本发明涉及一种ASIC阵列，用于进行区块挖掘，该ASIC阵列的ASIC芯片封装有多个设置有片上网络的裸片，该片上网络包括M×N个计算节点，该计算节点的NoC地址为(m，n)，NoC地址相邻的计算节点相互连接，其中该片上网络采用二维折叠环...