行波进位加法器制造技术

本发明专利技术提供一种行波进位加法器，包括多个输入端，用于提供运算数据和进位输入；多个输出端，用于将运算结果输出并提供进位输出；至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；其中，所述级联的全加器之间为互补结构。本发明专利技术的行波进位加法器，能够有效减小加法器链的计算延迟。

Traveling wave carry adder

【技术实现步骤摘要】
行波进位加法器
本专利技术涉及一种行波进位加法器，特别涉及一种在计算设备中应用的多位行波进位加法器。
技术介绍
在计算机系统中，加法运算是一切算术运算的核心。因此如何提高加法运算的速度是业内人士所共同追求的目标。最初的计算机都采用行波进位加法器(ripple-carryaddition)。对于这种加法器第i位的和Si为其中Ai和Bi分别是两个操作数的第i位，Ci是向第i位的进位。下一级(i+1)位的进位是Ci+1＝Ai·Bi+Ci·(Ai+Bi)因此两个n位的操作数相加最大需要n-1个进位延时和一个求和的延时。这显然不能满足当今计算机运算高速度的需求。经过多年来对加法器的不断改进，目前改进后的加法器主要有两类，一类是异步加法器，另一类是同步加法器。当今绝大多数计算机系统中的加法器都采用了后者。同步加法器的种类虽然很多，都有源于各自不同的设计思想形成了不同的电路结构，但它们的共同特点，都是克服行波进位加法器的串行进位，增加求和与求进位的并行度，以尽量减少求和时等待进位的延时，从而提高加法器的执行速度本文档来自技高网...

【技术保护点】
1.一种行波进位加法器，其特征在于，包括：/n多个输入端，用于提供运算数据和进位输入；/n多个输出端，用于将运算结果输出并提供进位输出；/n至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；/n其中，所述级联的全加器之间为互补结构。/n

【技术特征摘要】
1.一种行波进位加法器，其特征在于，包括：
多个输入端，用于提供运算数据和进位输入；
多个输出端，用于将运算结果输出并提供进位输出；
至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；
其中，所述级联的全加器之间为互补结构。


2.如权利要求1所述的行波进位加法器，其特征在于，所述互补结构为所述级联的全加器的进位输入和进位输出之间互为反相。


3.如权利要求2所述的行波进位加法器，其特征在于，所述级联的全加器包括第一全加器以及第二全加器，所述第一全加器向所述第二全加器提供反相的进位信号，所述第二全加器接收所述反相的进位信号并提供同相的进位信号。


4.如权利要求3所述的行波进位加法器，其特征在于，所述级联的全加器为多组级联。


5.如权利要求4所述的行波进位加法器，其特征在于，所述输入端包括第一输入端、第二输入端、第三输入端、第四输入端以及第五输入端；所述输出端包括第一输出端、第二输出端以及第三输出端；所述第一输入端、所述第二输入端、所述第三输入端以及所述第四输入端提供所述运算数据，所述第五输入端提供所述进位输入；所述第一输出端输出所述第一全加器的运算结果，所述第二输出端输出所述第二全加器的运算结果，所述第三输出端提供所述进位输出。


6.如权利要求5所述的行波进位加法器，其特征在于，所述第一全加器包括：
第一异或门，其输入与所述第一输入端、所述第二输入端连接；
第二异或门，其中一个输入与所述第五输入端连接，另一个输入与所述第一异或门的输...

【专利技术属性】
技术研发人员：刘杰尧，张楠赓，吴敬杰，马晟厚，
申请(专利权)人：北京嘉楠捷思信息技术有限公司，
类型：发明
国别省市：北京;11