行波进位加法器制造技术

本发明专利技术提供一种行波进位加法器，包括多个输入端，用于提供运算数据和进位输入；多个输出端，用于将运算结果输出并提供进位输出；至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；其中，所述级联的全加器之间为互补结构。本发明专利技术的行波进位加法器，能够有效减小加法器链的计算延迟。

Traveling wave carry adder

【技术实现步骤摘要】
行波进位加法器
本专利技术涉及一种行波进位加法器，特别涉及一种在计算设备中应用的多位行波进位加法器。
技术介绍
在计算机系统中，加法运算是一切算术运算的核心。因此如何提高加法运算的速度是业内人士所共同追求的目标。最初的计算机都采用行波进位加法器(ripple-carryaddition)。对于这种加法器第i位的和Si为其中Ai和Bi分别是两个操作数的第i位，Ci是向第i位的进位。下一级(i+1)位的进位是Ci+1＝Ai·Bi+Ci·(Ai+Bi)因此两个n位的操作数相加最大需要n-1个进位延时和一个求和的延时。这显然不能满足当今计算机运算高速度的需求。经过多年来对加法器的不断改进，目前改进后的加法器主要有两类，一类是异步加法器，另一类是同步加法器。当今绝大多数计算机系统中的加法器都采用了后者。同步加法器的种类虽然很多，都有源于各自不同的设计思想形成了不同的电路结构，但它们的共同特点，都是克服行波进位加法器的串行进位，增加求和与求进位的并行度，以尽量减少求和时等待进位的延时，从而提高加法器的执行速度。但它们的共同缺点在于还是不能满足对运算速度提出的不断提高的要求。CN104020980公开了一种全加器。如图1所示，全加器400接收输入401处的一位输入A和B并在考虑输入402处的进位输入信号Cin的值的情况下将这些输入相加。进位输入信号Cin对应于由相邻加法器产生的与较低位的位置对应的进位输出。在输出403处以SUM和进位输出Cout信号的形式提供输入401和402处的输入的最终和。在加法器400连接成链的情况下，进位输出信号Cout可以被路由到下一个加法器的Cin输入线上。可以用两个半加器和OR门构建全加器如全加器400。两个半加器中的第一个半加器接收A和B。第二个半加器接收来自第一个半加器的和输出并接收Cin。第二个半加器产生全加器的SUM信号。第二个半加器还可以产生进位输出信号(carryoutsignal)。来自第二个半加器的进位输出信号和来自第一个半加器的进位输出信号可以利用OR门进行组合，且OR门的最终输出可以用作全加器的Cout信号。行波进位加法器可以由全加器链形成，如图2所示。行波进位加法器500由多个全加器链(FA0、FA1、FA2等)形成，每个全加器的进位输入Cin连到前面的全加器的进位输出Cout部分。例如，全加器FA1接收链中前面的全加器FA0的进位输出信号C1并将其进位输出信号C2提供给下一个全加器FA2。这些加法器之所以被称为行波进位加法器是因为进位位的正确值“以行波方式”从一位传到下一位。行波进位加法器可以有效地实施，但是具有有限的性能。直到已经计算出最后一位的进位输出时才产生有效的输出信号。因为进位信号以行波方式通过加法器的所有层级，所以存在与加法器链的长度成比例的计算延迟。
技术实现思路
为了解决上述问题，本专利技术提供了一种行波进位加法器，能够有效减小加法器链的计算延迟。为了实现上述目的，本专利技术提供了一种行波进位加法器，包括：多个输入端，用于提供运算数据和进位输入；多个输出端，用于将运算结果输出并提供进位输出；至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；其中，所述级联的全加器之间为互补结构。上述的行波进位加法器，其中，所述互补结构为所述级联的全加器的进位输入和进位输出之间互为反相。上述的行波进位加法器，其中，所述级联的全加器包括第一全加器以及第二全加器，所述第一全加器向所述第二全加器提供反相的进位信号，所述第二全加器接收所述反相的进位信号并提供同相的进位信号。上述的行波进位加法器，其中，所述级联的全加器为多组级联。上述的行波进位加法器，其中，所述输入端包括第一输入端、第二输入端、第三输入端、第四输入端以及第五输入端；所述输出端包括第一输出端、第二输出端以及第三输出端；所述第一输入端、所述第二输入端、所述第三输入端以及所述第四输入端提供所述运算数据，所述第五输入端提供所述进位输入；所述第一输出端输出所述第一全加器的运算结果，所述第二输出端输出所述第二全加器的运算结果，所述第三输出端提供所述进位输出。上述的行波进位加法器，其中，所述第一全加器包括：第一异或门，其输入与所述第一输入端、所述第二输入端连接；第二异或门，其中一个输入与所述第五输入端连接，另一个输入与所述第一异或门的输出连接；所述第二异或门的输出连接所述第一输出端；与或非门，其第一组的两个输入与所述第一输入端、所述第二输入端连接，其第二组的两个输入与所述第一异或门的输出以及所述第五输入端连接；其输出与所述第三输出端连接。上述的行波进位加法器，其中，所述第二全加器包括：同或门，其输入与所述第一输入端、所述第二输入端连接；异或门，其中一个输入与所述第五输入端连接，另一个输入与所述同或门的输出连接；所述异或门的输出连接所述第二输出端；与非门，其输入与所述第一输入端、所述第二输入端连接；与门，其输入与所述同或门的输出以及所述第五输入端连接；或非门，其输入分别连接所述与非门、所述与门的输出端，其输出与所述第三输出端连接。为了实现上述目的，本专利技术还提供一种数据运算单元，包括互联连接的控制电路、运算电路、存储电路，以及一个或多个行波进位加法器，其中，所述行波进位加法器为上述任意一种所述的行波进位加法器。为了实现上述目的，本专利技术还提供一种芯片，其中，所述芯片包括上述的任意一种所述数据运算单元。为了实现上述目的，本专利技术还提供一种用于计算设备中的算力板，其中，所述算力板包括上述的任意一种所述芯片，所述芯片安装于所述算力板上。为了更好地实现上述目的，本专利技术还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述任意一种所述算力板。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1为现有全加器的结构示意图；图2为现有行波进位加法器的结构示意图；图3为本专利技术实施例行波进位加法器的结构示意图；图4为本专利技术一实施例全加器的结构示意图；图5为本专利技术另一实施例全加器的结构示意图；图6为本专利技术数据运算单元结构示意图；图7为本专利技术芯片结构示意图；图8为本专利技术算力板结构示意图；图9为本专利技术计算设备结构示意图。其中，附图标记：100、500：行波进位加法器200、300、400：全加器201、202、203：输入端204、205：输出端206、207：异或门208：与或非门301、302、303：输入本文档来自技高网...

【技术保护点】
1.一种行波进位加法器，其特征在于，包括：/n多个输入端，用于提供运算数据和进位输入；/n多个输出端，用于将运算结果输出并提供进位输出；/n至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；/n其中，所述级联的全加器之间为互补结构。/n

【技术特征摘要】
1.一种行波进位加法器，其特征在于，包括：
多个输入端，用于提供运算数据和进位输入；
多个输出端，用于将运算结果输出并提供进位输出；
至少一组级联的全加器，连接在所述输入端和所述输出端之间，用于对所述输入端的所述运算数据和所述进位输入进行运算；
其中，所述级联的全加器之间为互补结构。


2.如权利要求1所述的行波进位加法器，其特征在于，所述互补结构为所述级联的全加器的进位输入和进位输出之间互为反相。


3.如权利要求2所述的行波进位加法器，其特征在于，所述级联的全加器包括第一全加器以及第二全加器，所述第一全加器向所述第二全加器提供反相的进位信号，所述第二全加器接收所述反相的进位信号并提供同相的进位信号。


4.如权利要求3所述的行波进位加法器，其特征在于，所述级联的全加器为多组级联。


5.如权利要求4所述的行波进位加法器，其特征在于，所述输入端包括第一输入端、第二输入端、第三输入端、第四输入端以及第五输入端；所述输出端包括第一输出端、第二输出端以及第三输出端；所述第一输入端、所述第二输入端、所述第三输入端以及所述第四输入端提供所述运算数据，所述第五输入端提供所述进位输入；所述第一输出端输出所述第一全加器的运算结果，所述第二输出端输出所述第二全加器的运算结果，所述第三输出端提供所述进位输出。


6.如权利要求5所述的行波进位加法器，其特征在于，所述第一全加器包括：
第一异或门，其输入与所述第一输入端、所述第二输入端连接；
第二异或门，其中一个输入与所述第五输入端连接，另一个输入与所述第一异或门的输...

【专利技术属性】
技术研发人员：刘杰尧，张楠赓，吴敬杰，马晟厚，
申请(专利权)人：北京嘉楠捷思信息技术有限公司，
类型：发明
国别省市：北京;11