立体集成电路的验证方法技术

一种立体集成电路（３Ｄ－ＩＣ）的验证方法。对于立体集成电路的每一层级，定义对准标记（ａｌｉｇｎｍｅｎｔ?ｍａｒｋ）、硅穿孔（ＴＳＶ）及凸块于虚拟层（ｄｕｍｍｙｌａｙｅｒ）上。接着，分别验证每一层级的芯片、对准标记、硅穿孔及凸块。提取所有层级的虚拟层，并将其予以整合。接下来，垂直地验证整合的虚拟层。

【技术实现步骤摘要】

本专利技术涉及一种集成电路的验证(verification)，特别是涉及一种可整合于二维 电子设计自动化(EDA)工具的立体集成电路(3D-IC)验证方法。
技术介绍
由于现代的电子系统愈趋于复杂，因此经常会使用系统单芯片(SOC)技术将电子 系统的所有电子组件集成单芯片。但是，可能因所使用的各种工艺技术不易相容，因此往往 无法使用系统单芯片(SOC)技术来建构电子系统。鉴于此，三维或立体集成电路技术就成为另一种建构电子系统的可行技术，其可 将二或多个芯片以水平和垂直方式集成集成电路，即使这些芯片间的工艺并不相容。特别 是在硅穿孔(through-silicon via, TSV)技术愈趋于成熟后，立体集成电路技术变得更为 普遍，其可使用硅穿孔(TSV)技术通过穿孔(via)以垂直方式而电性连接芯片。图IA至图 IB显示瑞萨(Renesas)公司所提出的一种硅穿孔(TSV)技术。于图IA中，通过将上层芯片 的凸块(bump) 5插入相邻下层芯片的硅穿孔6中而堆叠芯片1-4。接下来，以力量挤压堆叠 的芯片1-4，因而形成图IB所示的结构。图2A至图2B显示另一种硅穿孔(TSV)技术。于 附图中，芯片11-13通过硅穿孔14及微凸块(micro bump) 15而连接在一起。值得注意的 是，图2B中相邻芯片11-13的硅穿孔14不需如图2A、图1A/1B所示的互为对准。图3的示 意图例示连接的立体集成电路。在此例子中，第一(上)层包含芯片A及B;第二(中)层 包含芯片C、D及E ；而第三(下)层包含芯片F。这些芯片通过硅穿孔31及凸块32而连接 在一起，且互不相邻的芯片(例如芯片B与芯片F)也可通过中空孔洞33而直接连接。现代的复杂集成电路需要通过电子设计自动化(EDA)工具(例如集成电路布局编 辑器(layout editor)及设计规则检查(DRC)、布局-简图检查(LVS)等各种验证工具) 来进行设计以及在真正制造前可验证集成电路的功能。由于立体集成电路仍是一种新的技 术，因此目前尚未发展有真正的立体电子设计自动化(EDA)工具。传统(二维)电子设计 自动化(EDA)工具仅能用以验证同一层的芯片，但无法验证不同层芯片间的连接。传统二 维电子设计自动化(EDA)工具之所以无法用以验证立体集成电路，主要原因在于无法分辨 出所有芯片的电子组成。因此，传统二维电子设计自动化(EDA)工具是无法侦测出如图4 所例示的硅穿孔31与凸块32的错位情形。鉴于传统二维电子设计自动化(EDA)工具无法有效地验证立体集成电路，或者真 正的立体集成电路电子设计自动化(EDA)工具尚未发展出来，因此亟需提出一种立体集成 电路验证方法，其可整合至传统二维电子设计自动化(EDA)工具，也可单独使用以验证立 体集成电路。
技术实现思路
本专利技术的目的之一在于提出一种，其可整合至传统二维 电子设计自动化(EDA)工具，也可单独使用以验证立体集成电路。整合的电子设计自动化(EDA)工具可用以验证立体集成电路，而不需寻求昂贵的真正立体集成电路电子设计自动 化(EDA)工具。根据本专利技术实施例，对于立体集成电路的每一层级，定义对准标记(alignment mark)、硅穿孔(TSV)及微凸块(micro bump)于虚拟层(dummylayer)上。接着，分别验证 每一层级的芯片、对准标记、硅穿孔及微凸块。通过信息流出(stream out)方式以提取所 有层级的虚拟层，并根据对准标记将所提取的虚拟层予以整合。接下来，垂直地验证整合的 虚拟层，并检查不同层级的硅穿孔、微凸块间的连接关系。附图说明图IA和图IB显示一种硅穿孔(TSV)技术。 图2A和图2B显示另一种硅穿孔(TSV)技术。图3的示意图例示连接的立体集成电路。图4例示传统立体集成电路，其硅穿孔与凸块有错位的情形。图5显示本专利技术实施例的(三维)立体集成电路(3D-IC)验证方法的流程。图6A例示立体集成电路。图6B显示图6A的立体集成电路的阶层式单元视图。图6C显示图6A的立体集成电路的扁平单元视图。图6D显示经对准标记所对准的堆叠层级。图7A显示当虚拟层正确对准时所得到的叠合对准标记。图7B显示当虚拟层未正确对准时所得到的叠合对准标记。图8A显示每一层级的提取虚拟层。图8B显示所有层级的叠合虚拟层。图9例示硅穿孔和凸块的错位情形。图IOA显示立体集成电路的硅穿孔/凸块连接检查的详细流程图。图IOB例示进行连接检查的结构。图IOC显示连接列表文件格式的一个例子。图IOD显示连接列表文件格式的另一例子。附图标记说明1-4芯片5凸块6硅穿孔11-13芯片14硅穿孔15微凸块31硅穿孔32凸块33中空孔洞51-56实施例的流程步骤560-563连接检查的流程步骤61硅穿孔62凸块63对准标记91硅穿孔92凸块93错位94错位99中空孔洞具体实施例方式图5显示本专利技术实施例的(三维)立体集成电路(3D-IC)验证方法的流程。在本 实施例中，立体集成电路包含两个或多个芯片，其分别属于不同层级。这些芯片通过硅穿孔 (TSV)及凸块(或微凸块(micro bump))而垂直地连接在一起(有些芯片还可能水平地连 接)。硅穿孔技术可以使用(但不限定于)图1A/1B、图2A/2B所示。于步骤51中，提供至少一虚拟层(dummy layer)给立体集成电路的每一层级，并 于该虚拟层上定义及绘制对准标记(alignment mark)。此外，在该至少一虚拟层上也绘制 有硅穿孔及凸块。在本实施例中，同一层级的对准标记及硅穿孔绘制于同一虚拟层，而同一 层级的凸块则绘制于另一虚拟层。图6A例示立体集成电路，其第一(上)层包含芯片A及 B，而第二(下)层包含芯片C。这些芯片通过硅穿孔61及凸块62而连接在一起。对准标 记63定义于各自层级。图6B显示图6A的立体集成电路的阶层式单元视图，图6C显示图 6A的立体集成电路的扁平单元视图，图6D显示经对准标记所对准的堆叠层级。在提供了对准标记/硅穿孔/凸块的虚拟层(步骤51)后，接着于步骤52中，每 一层级分别进行集成电路验证，例如设计规则检查(DRC)及布局-简图检查(LVS)。每一层 级的验证可以使用传统(二维)电子设计自动化(EDA)工具，其细节不在此赘述。接着，在步骤53，除了虚拟层之外，对于所有层级的电子组成进行“信息流出 (stream out)”。在本说明书中，所谓“信息流出(stream out) ”是指将电子设计自动化 (EDA)工具的文件从(非标准)数据库格式转换为标准数据库格式(例如Cadence Design Systems拥有的GDSII或SEMI拥有的OASIS)。经转换后的(GDSII或OASIS)文件为一种 二元文件，其代表布局信息，例如几何形状及文本标签(text label)，且提供单元及芯片层 级的物理及光掩模布局数据，用以作为晶片代工厂于制造集成电路时之用。于步骤53中， 通过信息流出(stream out)方式，因而得以提取出每一层的虚拟层。对于每一层所提取得到的虚拟层，在步骤54中将其整合或予以合并。其中，所有 层级虚拟层的整合主要是根据对准标记来进行的。图7A显示当虚拟层正确对准时所得到 的叠合对准标记，而图7B则显示本文档来自技高网...

【技术保护点】
一种立体集成电路的验证方法，包含：提供至少一虚拟层给该立体集成电路的每一层级，并于该虚拟层上定义至少一对准标记、硅穿孔及凸块；分别验证每一层级的芯片，该验证包含验证该对准标记、硅穿孔及凸块；提取所有层级的该虚拟层；整合所提取的虚拟层；以及验证所整合的虚拟层。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴展良，
申请(专利权)人：奇景光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]