避免1T SRAM加工中上电极层因应力导致缝隙产生的方法技术

一种避免１Ｔ　　ＳＲＡＭ加工中电容内缝隙产生的方法，其至少包含以下步骤：　　　　在一基底上形成一浅沟渠隔离结构；　　　　进行一成型步骤，以便在该浅沟渠隔离结构中形成若干个开口；　　　　共形地沉积一第一导体层；　　　　移除部分第一导体层；　　　　沉积共形的一第一介电层；　　　　在该第一介电层之上形成共形的一第二导体层；　　　　在该第二导体层之上形成一第二介电层；以及　　　　　进行一最终步骤，以形成完整的电容结构。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于一种在单一晶体管静态只读存取存储器(1T SRAM)的加工中，避免因上电极层的应力诱导缝隙(void)产生的方法，特别是关于在电容的上电极层和其抗反射层之间添加一内介电层来避免该缝隙产生的方法。
技术介绍
传统的静态随机存取存储器(SRAM)的基本组件配置是由六个晶体管组成，通常是四个N通道(N-channel)的金属氧化半导体场效应晶体管(MOSFET)加两个P通道的MOSFET。为了要降低加工成本，半导体产业界试着制造更小的芯片，而且至少和原先芯片的密度相同，甚至更大。只要能够在一定大小的基材上切割出更多的芯片，每个单一芯片的成本便可降低。然而，在SRAM制造技术中，将六个晶体管放置于一较小的半导体芯片上，是一件有些困难的事。因此，SRAM的制造技术就专注在一个晶体管，即1T SRAM的晶胞上，其包括一金属氧化半导体场效应晶体管(MOSFET)及一电容结构。这样的一个单一晶体管及电容结构的特征，却提供了与六个晶体管的SRAM相同的功效，也逐渐迈向设计更小的半导体芯片之路。由于工艺整合一直在改进，目前半导体业制造集成电路的趋势，即为在一单一芯片上整合记忆阵列与高速逻辑电路，形成一内嵌式存取存储器(例如内嵌式动态随机存取存储器、内嵌式1T SRAM)。内嵌式同时包含了记忆阵列及逻辑电路，能够大大地减少电路面积而增加处理速率。对于1T SRAM加工来说，电容加工必须在逻辑加工开始前完成，而其间为了要缩小胞的尺寸，闸极必然会覆盖整个电容。所以小于0.13μm(百万分之一米)的加工是极具挑战性的。由于电容加工在逻辑加工开始前就需完成，因此电容将会有一连串的高温加工，例如闸极氧化层的成长、源/汲极的离子植入。由于这些连续的高温加工，上电极层与抗反射层之间的应力不平衡会导致在上电极层与抗反射层之间形成缝隙(void)。也由于这些缝隙的产生，闸极在成长时会通过缝隙与上电极层相接触，而导致闸极与上电极层之间的短路。
技术实现思路
有鉴于在上述的
技术介绍
中，电容的上电极层和其抗反射层中间应力的不平衡会产生缝隙；同时，该缝隙也会导致闸极与上电极层之间的短路。因此，本专利技术的目的在于提供一种单一晶体管静态只读存取存储器电容器的制造方法，可以避免上电极层与抗反射层之间不平衡的应力。本专利技术的另一目的在于提供一种单一晶体管静态只读存取存储器电容器的制造方法，可以避免在后续高温加工中产生缝隙。本专利技术的再一目的在于提供一种单一晶体管静态只读存取存储器电容器的制造方法，可以避免闸极在成长时通过缝隙与上电极层相接触而导致闸极与上电极层之间的短路。根据以上的目的，本专利技术的实施方法步骤如下在半导体基材上形成浅沟渠隔离结构，在其上依序形成一垫氧化层及一第一罩幕层。在主动区及浅沟渠隔离结构上形成一图案化光阻层，暴露出预定的电容制作区域。向下蚀刻移除部分浅沟渠隔离结构以成型出若干个开口，接着，移除光阻层，共形地沉积一第一导体层。依序移除在第一罩幕层上的第一导体层，移除垫氧化层上的第一罩幕层，使得第一导体层可覆盖在该浅沟渠隔离结构之内。接着在该主动区及浅沟渠隔离结构上依序形成一第一介电层、一第二导体层、一第二介电层及一抗反射层。然后非等向蚀刻部分抗反射层、第二介电层、第二导体层及第一介电层，并以垫氧化层为停止层而成型出一电容结构。接着在该垫氧化层上形成一间隙壁，然后在主动区上形成一闸极氧化层，最后形成闸极结构横跨于该电容结构、该主动区及浅沟渠隔离结构之上。本专利技术的优点在于，通过在电容中添加一第二介电层，平衡了第二导体层与抗反射层之间的应力，从而避免了在后续高温加工中缝隙的产生。此外，由于应力的平衡，避免了后续高温加工中缝隙的产生，从而有效避免闸极在成长时通过缝隙与上电极层相接触而导致闸极与上电极层之间的短路。附图简要说明为配合本专利技术的较佳实施例的阐述，文中将配合附图做详细说明，其中附图说明图1至图6是依照本专利技术的较佳实施例的加工各步骤时的剖面示意图。具体实施例方式为了让本专利技术和上述的目的、特征和优点更能明显易懂，仅将一较佳实施方式及结果列于后，并配合附图标号加以详述请参考图1，在一半导体基材100上形成一浅沟渠隔离结构102(STI)，并形成一主动区104(Active Area)。接着，对该主动区104进行离子布植，以形成掺杂井区(图中未示出)。请参考图2，在基材上依序沉积垫氧化层18(Pad Oxide)及第一罩幕层20。其中，该第一罩幕层20的材质可以是氮化硅，且其利用电浆加强型-化学气相沉积(PE-CVD)法或低压-化学气相沉积(LP-CVD)法形成。接着涂布一光阻层(图中未示出)覆盖住主动区及浅沟渠隔离结构上方，图案化光阻层(图中未示出)暴露出部分浅沟渠隔离结构102及主动区104，以主动区上的第一罩幕层20为罩幕，以一蚀刻加工在浅沟渠隔离结构102中形成若干个开口，这些开口是用作电容器开口的结构。请参照图3，移除光阻层(图中未示出)。接着在该些开口及第一罩幕层20之上共形地沉积一第一导体层22。该第一导体层的材质可以是多晶硅(Poly-silicon)或其它导电金属层。请参照图4，利用化学机械研磨或回蚀法移除下电极层22，而第一罩幕层20作为停止层(stop layer)。接着利用热磷酸(hot H3PO4)移除第一罩幕层20。请参照图5，共形地依序沉积第一介电层24、第二导体层26、第二介电层28及抗反射层30。其中，第一介电层24的材质是一氮化硅与氧化硅的双层结构。第二导体层26的材质可以是多晶硅或其它导电金属层。第二介电层28可以是氧化物或氮化物。抗反射层30的材质可以是具延展力的氮氧化硅(SiON)，其是利用低压-化学气相沉积(LP-CVD)的方式形成。请参照图6，非等向蚀刻部分第一介电层24、第二导体层26、第二介电层28及抗反射层30，并以垫氧化层18为停止层以便在STI上成型出一电容结构44。接着在该电容之上共形地沉积氮化硅层，之后再在该氮化硅层上沉积氧化硅层。然后蚀刻移除该氮化硅层，形成氧化硅间隙壁40紧邻氮化硅层。然后蚀刻移除氮化硅层，在垫氧化层18之上、电容的两侧形成氮化硅间隙壁42，其大体上呈L型。因此形成了一种氮化硅与氧化硅的复合型间隙壁。接着在主动区104之上形成闸极氧化层46，最后形成闸极联机56即可。其中要说明的是，本专利技术的较佳实施例中，第一导体层22为电容结构44的下电极层，且此下电极层位于STI结构中。而第二导体层26为电容结构44的上电极层。特别要说明的是，本专利技术的较佳实施例，其特征在于其在电容中添加第二介电层28，可平衡第二导体层26，也就是上电极层，与抗反射层30之间的应力，以避免后续高温加工中缝隙(void)的产生。此外，由于应力的平衡，避免了后续高温加工中缝隙的产生，从而有效避免了闸极在成长时通过缝隙与上电极层相接触而导致闸极与上电极层之间的短路。正如本领域普通技术人员所了解的，本专利技术通过较佳实施例揭露如上，但上述较佳实施例并非限定本专利技术的保护范围；凡未脱离本专利技术的构思所做的修改或改进，均应包含在本专利技术的权利要求所限定的保护范围之内。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种避免1T SRAM加工中电容内缝隙产生的方法，其至少包含以下步骤在一基底上形成一浅沟渠隔离结构；进行一成型步骤，以便在该浅沟渠隔离结构中形成若干个开口；共形地沉积一第一导体层；移除部分第一导体层；沉积共形的一第一介电层；在该第一介电层之上形成共形的一第二导体层；在该第二导体层之上形成一第二介电层；以及进行一最终步骤，以形成完整的电容结构。2.如权利要求1所述的方法，其特征在于，该成型步骤至少包括下列步骤在该基底之上形成一垫氧化层；在该垫氧化层之上沉积形成一第一罩幕层；以及进行一微影蚀刻步骤。3.如权利要求2所述的方法，其特征在于该第一罩幕层是通过电浆增强型-化学气相沉积(PE-CVD)或低压-化学气相沉积(LP-CVD)形成的一氮化硅层。4.如权利要求1所述的方法，其特征在于该第一导体层材质包含一多晶硅。5.如权利要求1所述的方法，其特征在于该第一导体层是利用化学机械研磨法或回蚀法来移除的。6.如权利要求1所述的方法，其特征在于该第一介电层材质包含一氮化硅与氧化硅的多层结构。7.如权利要求1所述的方法，其特征在于该第二导体层材质包含一多晶硅。8.如权利要求1所述的方法，其特征在于该第二介电层包含氧化物或氮化物。9.如权利要求1所述的方法，其特征在于该最终步骤至少包含下列步骤在该第二介电层之上形成一...

【专利技术属性】
技术研发人员：涂国基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：