半导体元件及其制造方法技术

本发明专利技术公开一种半导体元件及其制造方法。所述半导体元件包括基底、半导体纳米线、栅极结构、第一金属纳米线以及第二金属纳米线。半导体纳米线垂直配置于基底上。栅极结构环绕半导体纳米线的中间部分。第一金属纳米线位于半导体纳米线的一侧，且与半导体纳米线的下部部分电连接。第二金属纳米线位于半导体纳米线的另一侧，且与栅极结构电连接。

Semiconductor Components and Their Manufacturing Methods

The invention discloses a semiconductor element and a manufacturing method thereof. The semiconductor element comprises a substrate, a semiconductor nanowire, a gate structure, a first metal nanowire and a second metal nanowire. Semiconductor nanowires are vertically arranged on the substrate. The gate structure surrounds the middle part of the semiconductor nanowire. The first metal nanowire is located on one side of the semiconductor nanowire and is electrically connected with the lower part of the semiconductor nanowire. The second metal nanowire is located on the other side of the semiconductor nanowire and is electrically connected to the gate structure.

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种集成电路及其制造方法，且特别是有关于一种半导体元件及其制造方法。
技术介绍
随着半导体制作工艺技术的快速发展，为了增进元件的速度与效能，整个电路元件的尺寸必须不断缩小，以提升元件的集成度。目前已经开发出立体或非平面(non-planar)多栅极晶体管元件来取代平面晶体管(planar)元件。举例来说，双栅极(dual-gate)鳍式场效晶体管(FinFET)元件、三栅极(tri-gate)FinFET元件以及Ω(omega)式FinFET元件等非平面多栅极晶体管元件都已被提出。现在，则更发展出利用纳米线作为通道的环绕式栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件集成度与元件效能的方案。然而，传统纳米线晶体管元件的内连线过于复杂，因此，需要较大的芯片使用面积。
技术实现思路
本专利技术提供一种半导体元件及其制造方法，其以金属纳米线取代多条半导体纳米线中的一者，以形成源极接触窗、漏极接触窗或是栅极接触窗，由此节省芯片使用面积。本专利技术提供一种半导体元件包括基底、半导体纳米线、栅极结构、第一金属纳米线以及第二金属纳米线。半导体纳米线垂直配置于基底上。栅极结构环绕半导体纳米线的中间部分。第一金属纳米线位于半导体纳米线的一侧，且与半导体纳米线的下部部分电连接。第二金属纳米线位于半导体纳米线的另一侧，且与栅极结构电连接。在本专利技术的一实施例中，所述第一金属纳米线包括L型结构。在本专利技术的一实施例中，所述半导体纳米线的数量为多条，多条半导体纳米线排列成多个行与多个列。在本专利技术的一实施例中，所述多条半导体纳米线环绕所述第一金属纳米线与所述第二金属纳米线。在本专利技术的一实施例中，环绕所述第一金属纳米线的所述多条半导体纳米线中的至少两者与所述第一金属纳米线电连接。在本专利技术的一实施例中，环绕所述第二金属纳米线的所述多条半导体纳米线的至少两者通过所对应的栅极结构与所述第二金属纳米线连接。在本专利技术的一实施例中，所述半导体元件还包括隔离层配置于所述基底与所述半导体纳米线之间、所述基底与所述第一金属纳米线之间以及所述基底与所述第二金属纳米线之间。在本专利技术的一实施例中，所述半导体元件还包括内连线配置于所述半导体纳米线的顶面上。在本专利技术的一实施例中，所述栅极结构包括栅介电层与栅电极，所述栅介电层位于所述栅电极与所述半导体纳米线的所述中间部分之间，所述栅电极位于所述栅介电层与所述第二金属纳米线之间。本专利技术提供一种半导体元件的制造方法，其步骤如下。在基底上形成垂直于所述基底的顶面的半导体纳米线群组，所述半导体纳米线群组包括第一半导体纳米线、第二半导体纳米线以及位于所述第一半导体纳米线与所述第二半导体纳米线之间的第三半导体纳米线；在所述第一半导体纳米线与所述第三半导体纳米线之间的所述基底上形成虚拟层；形成栅极结构，以环绕所述第三半导体纳米线的中间部分；以第一金属纳米线取代所述第一半导体纳米线与所述虚拟层，使得所述第一金属纳米线与所述第三半导体纳米线的下部部分电连接；以及以第二金属纳米线取代所述第二半导体纳米线，使得所述第二金属纳米线与所述栅极结构电连接。在本专利技术的一实施例中，在所述第一半导体纳米线与所述第三半导体纳米线之间的所述基底上形成所述虚拟层的步骤如下。在所述基底上形成虚拟材料；以及图案化所述虚拟材料。在本专利技术的一实施例中，所述虚拟材料包括硅基材料。在本专利技术的一实施例中，形成所述栅极结构的步骤如下。在形成所述虚拟层之后，在所述基底上形成第一介电材料，所述第一介电材料填满所述第一半导体纳米线、所述第二半导体纳米线以及所述第三半导体纳米线之间的空间；图案化所述第一介电材料，以暴露出所述第三半导体纳米线的所述中间部分；形成栅介电层，以环绕所述第三半导体纳米线的所述中间部分；以及形成栅电极，以环绕所述栅介电层且与所述第二半导体纳米线相连。在本专利技术的一实施例中，所述栅极结构与所述虚拟层电性隔离，且所述栅极结构与所述第一半导体纳米线电性隔离。在本专利技术的一实施例中，形成所述第一金属纳米线的步骤如下。在所述栅极结构上形成第二介电材料，使得所述第二介电材料的顶面与所述第一半导体纳米线的顶面、所述第二半导体纳米线的顶面以及所述第三半导体纳米线的顶面共平面；在所述基底上形成第一掩模图案，以暴露出所述第一半导体纳米线的所述顶面；进行第一蚀刻制作工艺，移除所述第一半导体纳米线与所述虚拟层，以形成第一空间，所述第一空间暴露出所述第三半导体纳米线的下部侧壁；以及将第一金属材料填入所述第一空间中。在本专利技术的一实施例中，所述第一空间包括L型空间。在本专利技术的一实施例中，形成所述第二金属纳米线的步骤如下。在所述基底上形成第二掩模图案，以暴露出所述第二半导体纳米线的所述顶面；进行第二蚀刻制作工艺，移除所述第二半导体纳米线，以形成第二空间，所述第二空间暴露出所述栅极结构的侧壁；以及将第二金属材料填入所述第二空间中。在本专利技术的一实施例中，所述第三半导体纳米线的数量为多条，多条第三半导体纳米线排列成多个行与多个列。在本专利技术的一实施例中，所述多条第三半导体纳米线环绕所述第一半导体纳米线与所述第二半导体纳米线。在本专利技术的一实施例中，所述方法还包括于所述基底与所述半导体纳米线群组之间形成隔离层。基于上述，本专利技术以金属纳米线取代多条半导体纳米线中的一者，以形成源极接触窗、漏极接触窗或是栅极接触窗，由此节省芯片使用面积。因此，本专利技术的半导体元件可更加微型化，以符合使用者的需求。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1K为本专利技术第一实施例所绘示的半导体元件的制造流程的剖面示意图；图2A至图2B为本专利技术第二实施例所绘示的半导体元件的制造流程的剖面示意图；图3为本专利技术第三实施例所绘示的半导体元件的上视示意图。具体实施方式参照本实施例的附图以更全面地阐述本专利技术。然而，本专利技术也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。图1A至图1K为依照本专利技术第一实施例所绘示的半导体元件的制造流程的剖面示意图。请参照图1A，首先，在基底100上形成隔离层101。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(SemiconductorOverInsulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。在一实施例中，隔离层101包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅或是介电常数低于4的低介电常数材料。接着，在隔离层101上形成垂直于基底100的顶面的半导体纳米线群组102。具体来说，半导体纳米线群组102包括第一半导体纳米线104、第二半导体纳米线106以及位于第一半导体纳米线104与第二半导体纳米线106之间的第三半导体纳米线108。如图1A所示，第一半导体纳米线104、第二半导体纳米线106以及第三半导体纳米线108彼此分离，而互不相连。在一实施例中，半导体纳米本文档来自技高网...

【技术保护点】
1.一种半导体元件，包括：半导体纳米线，垂直配置于基底上；栅极结构，环绕所述半导体纳米线的中间部分；第一金属纳米线，位于所述半导体纳米线的一侧，且与所述半导体纳米线的下部部分电连接；以及第二金属纳米线，位于所述半导体纳米线的另一侧，且与所述栅极结构电连接。

【技术特征摘要】
1.一种半导体元件，包括：半导体纳米线，垂直配置于基底上；栅极结构，环绕所述半导体纳米线的中间部分；第一金属纳米线，位于所述半导体纳米线的一侧，且与所述半导体纳米线的下部部分电连接；以及第二金属纳米线，位于所述半导体纳米线的另一侧，且与所述栅极结构电连接。2.如权利要求1所述的半导体元件，其中所述第一金属纳米线包括L型结构。3.如权利要求1所述的半导体元件，其中所述半导体纳米线的数量为多条，多条半导体纳米线排列成多个行与多个列。4.如权利要求3所述的半导体元件，其中所述多条半导体纳米线环绕所述第一金属纳米线与所述第二金属纳米线。5.如权利要求3所述的半导体元件，其中环绕所述第一金属纳米线的所述多条半导体纳米线中的至少两者与所述第一金属纳米线电连接。6.如权利要求3所述的半导体元件，其中环绕所述第二金属纳米线的所述多条半导体纳米线的至少两者通过所对应的栅极结构与所述第二金属纳米线连接。7.如权利要求1所述的半导体元件，还包括隔离层配置于所述基底与所述半导体纳米线之间、所述基底与所述第一金属纳米线之间以及所述基底与所述第二金属纳米线之间。8.如权利要求1所述的半导体元件，还包括内连线配置于所述半导体纳米线的顶面上。9.如权利要求1所述的半导体元件，其中所述栅极结构包括栅介电层与栅电极，所述栅介电层位于所述栅电极与所述半导体纳米线的所述中间部分之间，所述栅电极位于所述栅介电层与所述第二金属纳米线之间。10.一种半导体元件的制造方法，包括：在基底上形成垂直于所述基底的顶面的半导体纳米线群组，所述半导体纳米线群组包括第一半导体纳米线、第二半导体纳米线以及位于所述第一半导体纳米线与所述第二半导体纳米线之间的第三半导体纳米线；在所述第一半导体纳米线与所述第三半导体纳米线之间的所述基底上形成虚拟层；形成栅极结构，以环绕所述第三半导体纳米线的中间部分；以第一金属纳米线取代所述第一半导体纳米线与所述虚拟层，使得所述第一金属纳米线与所述第三半导体纳米线的下部部分电连接；以及以第二金属纳米线取代所述第二半导体纳米线，使得所述第二金属纳米线与所述栅极结构电连接。11.如权利要求10所述的半导体元件的制造方法，其中于所述第一半导体纳米线与所述第三半导体纳米线之间的所述基底上形成所述虚拟层...

【专利技术属性】
技术研发人员：李荣原，陆俊岑，陈冠宏，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71