晶体管和用于制作晶体管的方法技术

本发明专利技术涉及晶体管和用于制作晶体管的方法。在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如FD‑SOI和UTBB器件，构造具有部分凹陷栅极的晶体管。外延生长的沟道区域放松了对掺杂源极和漏极分布的设计的约束。部分凹陷栅极和抬升的外延的源极和漏极区域的形成允许进一步地改善晶体管性能和降低比如漏极致势垒降低(DIBL)的短沟道效应，以及控制特有的亚阈值斜率。由先进工艺控制协助，可以变化栅极凹陷以相对于掺杂分布将沟道置于不同的深度。部分凹陷栅极具有最初与栅极的三个侧面相接触地形成的相关的高k栅极电介质。随后去除高k侧壁以及用更低k的氮化硅封料替代降低了在栅极与源极和漏极区域之间的电容。

Transistors and methods for making transistors

The present invention relates to transistors and a method for making transistors. Transistors with partially depressed gates are constructed on silicon (SOI) semiconductor wafers providing buried oxide (BOX) layers, such as FD SOI and UTBB devices. The channel region of epitaxial growth relaxes the constraints on the design of doping source and drain distribution. The formation of source and drain regions of partially depressed gate and elevated epitaxy allows further improvement of transistor performance and reduction of short channel effects such as drain-induced barrier reduction (DIBL), as well as control of specific sub-threshold slope. With the assistance of advanced process control, gate sags can be changed to place the channel at different depths relative to the doping distribution. Some of the sag grids have high K grid dielectrics originally formed in contact with the three sides of the grid. The capacitance between the gate and the source and drain regions is then reduced by removing the high K sidewall and replacing it with a lower k silicon nitride seal.

【技术实现步骤摘要】
晶体管和用于制作晶体管的方法本申请为申请日为2015年1月7日、申请号为201510007069.1、题为“具有部分凹陷的栅极的绝缘体上硅器件”的专利技术专利申请的分案申请。
本公开涉及制造纳米尺度的集成电路场效应晶体管(FET)器件，并且具体地涉及并入掩埋氧化层和部分凹陷的晶体管栅极以控制器件的电特性的器件。
技术介绍
随着用于集成电路的技术节点按比例缩小到10nm以下，保持对半导体器件的各种电特性的精确控制变得逐渐地更具挑战性。这种半导体器件包括例如金属氧化物半导体场效应晶体管(MOSFET)。MOSFET是包括源极、栅极和漏极的三端子开关器件。MOSFET通过至源极、漏极和栅极端子中的每一个端子的接触被导线网络互连。当超过选定的阈值电压(Vt)的电压施加到MOSFET的栅极时，器件开启从而电流流经源极和漏极之间的沟道。Vt的值部分依赖于半导体材料的特有的能带结构。源极和漏极区域通常由充当器件的电荷储存库的离子掺杂。器件性能参数，比如开关速度和导通电阻，主要依赖于对在注入和经注入的区域的高温退火之后掺杂物在衬底中的掺杂浓度和深度分布的控制。很多年以来，器件设计者努力使用掺杂物分布的尖端以便减小沟道长度，由此增加器件的开关速度。然而，当在掺杂的源极和漏极区域之间的沟道长度减小到与其深度可以比拟的时候，电流可能通过这种短沟道泄露，引起器件在所施加的比阈值电压更低的电压下开启。关态泄露因此是短沟道效应(SCE)的一个示例。现有技术挑战包括防止关态泄露和其他短沟道效应，比如漏极致势垒降低(DIBL)，以及控制被称为亚阈值斜率(SS)的器件特性。DIBL发生在高漏极电压引起晶体管过早地开启的时候，即使Vt电势势垒还没有被克服。DIBL发生是因为在短沟道器件中，由于漏极更接近沟道的中心，漏极电压对器件性能具有更大的影响。具有陡峭的SS的器件从关闭状态到开启状态转变得更快。因此，控制SS可以是改善器件性能的另一重要因素。应变硅晶体管通过用外延生长的硅化合物，比如例如外延生长的硅锗(SiGe)，替换在源极和漏极区域或者沟道区域中的体硅，解决了这些挑战中的一些挑战。将应变引入MOSFET的硅晶体易于增加沟道区域中的电荷迁移率，由此在不需要短沟道的情况下改善性能。然而，应变硅和其他新技术不能解决上文所列出的所有的技术挑战。解决短沟道效应的另一FET技术涉及使用凹陷的栅极，如本专利申请的同一专利技术人的美国专利申请公开US2012/0313144中所述那样。凹陷的栅极架构的其他示例在授予BinYu的美国专利No.6,630,385中找到。凹陷的栅极器件的特征在于，掩埋在源极和漏极区域之间的金属栅极，以及在凹陷的栅极下方靠近源极和漏极区域的它们与掩埋氧化层(BOX)汇合的下边界的电流沟道。虽然在传统的FET中，沟道长度是由源极和漏极区域的注入分布所控制，但是在凹陷的栅极器件中，沟道长度是由栅极的宽度所设定，这更容易控制。通过调整在栅极任一侧的侧壁间隔物的宽度，进一步调节凹陷的栅极器件中的沟道长度。因此，可以通过制造具有选定的最小长度的沟道来避免短沟道效应。当沟道上面被凹陷的栅极限制且下面被掩埋氧化层限制的时候，栅极对于流经其中的电荷维持更紧密的控制。
技术实现思路
在提供有掩埋氧化层(BOX)的绝缘体上硅(SOI)半导体晶片上，例如在超薄体和掩埋氧化物(UTBB)晶片上，构造具有部分凹陷的栅极的晶体管。BOX帮助形成MOSFET的源极和漏极掺杂物分布以协助控制晶体管性能。外延生长的沟道进一步放松了对掺杂的源极和漏极分布的设计的约束。部分凹陷的栅极和抬升的源极和漏极区域的形成允许进一步地改善晶体管性能和降低短沟道效应，比如漏极致势垒降低(DIBL)和亚阈值斜率(SS)。可以变化栅极凹陷的深度以相对于掺杂物分布将沟道置于不同的深度。此外，可以使用先进工艺控制来根据掺杂物分布指导凹陷的栅极的形成。部分凹陷的栅极具有相关的高k栅极电介质，该高k栅极电介质最初形成为与栅极的三个侧面接触。从栅极结构随后去除高k侧壁以及用更低k的氮化硅封料替代，降低了栅极与源极和漏极区域之间的电容。产生的结构可以被考虑作为栅极电介质，该栅极电介质具有在中心区域的第一材料，比如氧化铪，和在外围区域的第二材料，比如氮化硅或者二氧化硅。晶体管可以是部分耗尽的绝缘体上硅器件或者完全耗尽的绝缘体上硅(FD-SOI)器件。附图说明在附图中，同样的附图标记表示相似的元件。附图中元件的尺寸和相对位置不一定成比例地绘制。图1是高级流程图，概述了用于制造根据本文描述的一示例性实施例的具有部分凹陷的栅极的MOSFET器件的加工序列。图2A是工艺流程图，示出了根据使用离子注入的一个实施例的可以用于在NFET和PFET器件的源极和漏极区域中形成N掺杂和P掺杂载流子储存库的加工步骤的详细序列。图2B和图2C是在执行图2A所示的加工步骤之后的PFET和NFET器件的截面视图。图3A是工艺流程图，示出了根据一个实施例的可以用于形成NFET和PFET器件的部分凹陷的栅极区域的加工步骤的详细序列。图3B至图3D是在执行图3A所示的加工步骤之后的NFET和PFET器件的截面视图。图4A是工艺流程图，示出了根据一个实施例的可以用于形成NFET和PFET器件的部分凹陷的栅极的加工步骤的详细序列。图4B是在执行图4A所示的加工步骤之后的NFET和PFET器件的截面视图。图5A是工艺流程图，示出了根据一个实施例的可以用于形成在NFET和PFET器件之上的绝缘体的加工步骤的详细序列。图5B至图5E是在执行图5A所示的加工步骤之后的NFET和PFET器件的截面视图。图6A是工艺流程图，示出了根据一个实施例的可以用于形成至NFET和PFET器件的接触的加工步骤的详细序列。图6B至图6D是在执行图6A所示的加工步骤之后完成的具有不同凹陷深度的栅极的NFET和PFET器件的截面视图。具体实施方式在下文的描述中，陈述了某些特定细节以便提供对所公开的主题的各方面的透彻的理解。然而，所公开的主题可以在没有这些特定细节的情况下实施。在一些示例中，没有详细描述包括本文所公开主题的实施例的半导体加工的公知结构和方法，以避免混淆关于本公开的其他方面的描述。除非上下文另有需要，否则贯穿说明书和随附的权利要求书，用语“包括”及其变形，比如“包含”和“含有”应当以开放的、包含性的意义进行解释，也就是“包括，但不限于”。贯穿本说明书对“一个实施例”或“一实施例”的引用意味着关于实施例描述的特定的特性、结构或者特征是包括在至少一个实施例中的。因此，短语“在一个实施例中”或者“在一实施例中”贯穿本说明书在各种地方的出现并不一定全部指相同的方面。此外，具体的特性、结构或特征可以在本公开的一个或者多个方面中以任何合适的方式组合。贯穿本说明书对集成电路的引用通常意于包括在半导体衬底上建造的集成电路组件，不论这些组件是否一起耦合成电路或者能够被互连。贯穿本说明书，以最广的意义使用术语“层”以包括薄膜、盖帽等。术语“版图”指从实现集成电路设计的俯视平面视图所见的绘制图案。版图说明了在集成电路的每层处所形成的材料的几何形状和间距。用于每个版图的几何形状和间距根据期望的工作电路规格进行计算。贯穿本说明书对用于沉积氮化硅、二氧化硅、金属或类似材本文档来自技高网...

【技术保护点】
1.一种晶体管，包括：半导体衬底，其中具有掩埋绝缘层；漏极区域，向下延伸到所述掩埋绝缘层；源极区域，向下延伸到所述掩埋绝缘层，其中所述源极区域和所述漏极区域在所述衬底的顶表面之上延伸；外延沟道，在所述源极区域和所述漏极区域之间延伸；栅极堆叠，部分凹陷到在所述衬底的所述顶表面之下的凹陷深度，所述栅极堆叠包括：栅极电介质，与所述外延沟道接触，所述栅极电介质具有电介质长度；和金属栅极，具有栅极长度，所述栅极长度超过所述电介质长度一距离，所述距离限定底切区域；以及单个连续封料，与所述金属栅极的顶表面、侧壁和底侧接触，所述封料被定位于所述底切区域中。

【技术特征摘要】
2014.02.07 US 14/175,3081.一种晶体管，包括：半导体衬底，其中具有掩埋绝缘层；漏极区域，向下延伸到所述掩埋绝缘层；源极区域，向下延伸到所述掩埋绝缘层，其中所述源极区域和所述漏极区域在所述衬底的顶表面之上延伸；外延沟道，在所述源极区域和所述漏极区域之间延伸；栅极堆叠，部分凹陷到在所述衬底的所述顶表面之下的凹陷深度，所述栅极堆叠包括：栅极电介质，与所述外延沟道接触，所述栅极电介质具有电介质长度；和金属栅极，具有栅极长度，所述栅极长度超过所述电介质长度一距离，所述距离限定底切区域；以及单个连续封料，与所述金属栅极的顶表面、侧壁和底侧接触，所述封料被定位于所述底切区域中。2.根据权利要求1所述的晶体管，进一步包括：第一金属接触和第二金属接触，分别连接至掺杂的所述源极区域和所述漏极区域，其中所述第一金属接触与所述封料的第一侧面和顶侧接触，并且所述第二金属接触与所述封料的第二侧面和所述顶侧接触。3.一种晶体管，包括：半导体本体；掺杂的漏极区域，被定位于所述半导体本体中；掺杂的源极区域，被定位于所述半导体本体中；沟道区域，在所述源极区域和所述漏极区域之间延伸；栅极堆叠，在所述半导体本体中部分地凹陷到在所述半导体本体的顶表面之下的凹陷深度，所述栅极堆叠包括：栅极电介质，与所述沟道区域接触，所述栅极电介质具有电介质长度；和导电栅极，具有栅极长度，所述栅极长度超过所述电介质长度一距离，所述距离限定底切区域；以及单个连续封料，与所述金属栅极的顶表面、侧壁和底侧接触，所述单个连续封料填充所述底切区域。4.根据权利要求3所述的晶体管，进一步包括：抬升的源极区域和漏极区域，被定位于所述半导体本体的所述顶表面之上，并且分别接触所述掺杂的源极区域和所述掺杂的漏极区域；以及第一金属接触和第二金属接触，分别连接至所述抬升的源极区域和漏极区域。5.根据权利要求4所述的晶体管，其中所述抬升的源极区域和漏极区域由外延SiC制成。6.根据权利要求3所述的晶体管，其中所述第一金属接触与所述封料的第一侧面和顶侧接触，并且所述第二金属接触与所述封料的第二侧面和所述顶侧接触。7.根据权利要求3所述的晶体管，其中所述沟道区域是由锗硅制成的外延沟道。8.根据权利要求3所述的晶体管，其中所述半导体本体包括：半导体衬底；半导体层；以及掩埋绝缘层，被定位在所述半导体层和所述半导体衬底之间，其中所述掺杂的源极区域和所述掺杂的漏极区域被定位在所述半导体层中并且延伸至所述掩埋绝缘层。9.根据权利要求3所述的晶体管，其中所述栅极电介质由具有大于约4.0的介电常数的材料制成。10.根据权利要求3所述的晶体管，其中所述导电栅极包括金属阻挡层，所述金属阻挡层由金属硅化物制成，所述金属硅化物包括钛、氮化钛、碳化钛、钛钨、钽或氮化钽中的一项或者多项。11.根据权利要求3所述的晶体管，其中所述导电栅极包括铝、钨、银、铂、金或铜中的一项或者多项。12.一种用于制作晶体管的方法，...

【专利技术属性】
技术研发人员：J·H·张，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国,US