半导体装置及其制造方法制造方法及图纸

提供了一种半导体装置及其制造方法。一示例半导体装置可以包括：衬底，包括基底衬底、基底衬底上的第一半导体层以及第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一和第二鳍状结构，每一鳍状结构至少包括第二半导体层；在所述直线两侧绕第一和第二鳍状结构形成的第一隔离部；分别基于第一和第二鳍状结构在衬底上形成的第一FinFET和第二FinFET，其中，第一和第二FinFET包括在第一隔离部上形成的分别与第一和第二鳍状结构相交的第一和第二栅堆叠；以及第一和第二鳍状结构之间、与第一和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一和第二栅堆叠中至少之一平行延伸。

【技术实现步骤摘要】
半导体装置及其制造方法
本公开一般地涉及集成电路制造领域，更具体地，涉及一种包括可以减小面积开销的隔离部的半导体装置及其制造方法。
技术介绍
随着对多功能、小型化电子设备的需求日益增长，期望在晶片上集成越来越多的器件。然而，在当前器件已经小型化到逼近物理极限的情况下，越来越难以进一步缩小每器件的平均面积。此外，任何面积开销都可能导致制造成本的增加。满足小型化趋势的方案之一是立体型器件，例如FinFET(鳍式场效应晶体管)。在FinFET中，通过在高度方向扩展，降低了在晶片表面上占用的面积。但是，相对于平面型器件如MOSFET，FinFET之间的隔离占用更多的面积，因为每一隔离需要两个伪栅。另外，形成隔离时图形化或光刻的套刻精度也会占用面积，增加制造成本。
技术实现思路
鉴于上述问题，本公开提出了一种半导体器件及其制造方法，以至少解决上述问题和/或至少提供下述优点。根据本公开的一个方面，提供了一种半导体装置，包括：衬底，所述衬底包括基底衬底、设置在基底衬底上的第一半导体层以及设置在第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一鳍状结构和第二鳍状结构，第一鳍状结构和第二鳍状结构中的每一个至少包括第二半导体层；在所述直线两侧绕第一鳍状结构和第二鳍状结构形成的第一隔离部；基于第一鳍状结构在衬底上形成的第一鳍式场效应晶体管(FinFET)和基于第二鳍状结构在衬底上形成的第二FinFET，其中，第一FinFET包括在第一隔离部上形成的与第一鳍状结构相交的第一栅堆叠，第二FinFET包括在第一隔离部上形成的与第二鳍状结构相交的第二栅堆叠；以及第一鳍状结构与第二鳍状结构之间、与第一鳍状结构和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一栅堆叠和第二栅堆叠中至少之一平行延伸。根据实施例，第一隔离部的顶面可以在第二半导体层的顶面以下或在第二半导体层的底面以下。根据实施例，在沿所述直线截取的纵剖面中，第二隔离部可以包括上部和下部，下部相对于上部的底端相对扩大。根据实施例，在所述纵剖面中，第二隔离部的上部的顶端可以相对于底端相对扩大。根据实施例，第二隔离部的下部可以相对于上部的底端形成台阶部，该台阶部与第二半导体层的底面共面。根据实施例，第二隔离部可以从上向下穿过第二半导体层，其中，第二隔离部位于第一鳍状结构正下方的部分的顶面与第二半导体层的底面相接，且第二隔离部位于第二鳍状结构正下方的部分的顶面与第二半导体层的底面相接。根据实施例，在所述直线的延伸方向上，第二隔离部位于第一鳍状结构正下方的部分可以延伸至第一FinFET的源/漏区的位置，且第二隔离部位于第二鳍状结构正下方的部分可以延伸至第二FinFET的源/漏区的位置。根据实施例，半导体装置还可以包括：在第一鳍状结构中第二半导体层下方沿第一鳍状结构延伸的第三隔离部和/或在第二鳍状结构中第二半导体层下方沿第二鳍状结构延伸的第四隔离部。根据实施例，以下至少之一成立：在沿所述直线截取的纵剖面中，第三隔离部与第一栅堆叠在竖直方向上是中心对准的；以及在沿所述直线截取的纵剖面中，第四隔离部与第二栅堆叠在竖直方向上是中心对准的。根据实施例，以下至少之一成立：第三隔离部的顶面与第一鳍状结构中第二半导体层的底面相接；第四隔离部的顶面与第二鳍状结构中第二半导体层的底面相接。根据实施例，第三隔离部、第四隔离部的顶面可以与台阶部共面。根据实施例，以下至少之一成立：在所述直线的延伸方向上，第三隔离部延伸至第一FinFET的源/漏区的位置；在所述直线的延伸方向上，第四隔离部延伸至第二FinFET的源/漏区的位置。根据实施例，半导体装置还可以包括在第一栅堆叠和/或第二栅堆叠各自的相对两侧至少部分地嵌入于相应鳍状结构中形成的另外的半导体层，其中第一FinFET和/或第二FinFET各自的源/漏区至少部分地形成在所述另外的半导体层中，其中，第一FinFET和第二FinFET中至少之一的所述另外的半导体层是叠层结构。根据实施例，在沿所述直线截取的纵剖面中，第二隔离部的所述下部和所述上部可以在竖直方向上是中心对准的。根据实施例，半导体装置还可以包括：在第一栅堆叠的侧壁上的第一侧墙；在第二栅堆叠的侧壁上的第二侧墙；以及第一侧墙和第二侧墙之间的虚设侧墙，其中，第二隔离部自对准于虚设侧墙所限定的空间。根据实施例，半导体装置还可以包括：至少在第二隔离部的所述上部的侧壁上形成的绝缘薄层。根据实施例，半导体装置还可以包括至少在第二隔离部的部分侧壁上形成的绝缘薄层。根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：提供基底衬底、第一半导体层和第二半导体层依次叠置的叠层结构；在所述叠层结构上形成鳍状结构，其中鳍状结构的底部低于第二半导体层的底面；在所述鳍状结构两侧绕所述鳍状结构形成第一隔离部；在第一隔离部上形成与所述鳍状结构相交的伪栅结构，并在伪栅结构的相对两侧分别形成与所述鳍状结构相交的第一栅结构和第二栅结构；在第一栅结构、第二栅结构和伪栅结构的侧壁上分别形成第一栅侧墙、第二栅侧墙和虚设侧墙；去除伪栅结构，以使第一半导体层在虚设侧墙内侧露出；选择性刻蚀第一半导体层；向虚设侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第二隔离部的一部分；基于虚设侧墙，对所述鳍状结构进行选择性刻蚀；以及向虚设侧墙内侧填充电介质材料，以形成第二隔离部的另一部分。根据实施例，第一栅结构、第二栅结构和伪栅结构可以是牺牲栅结构。这种情况下，在去除伪栅结构时，该方法还可以包括去除第一栅结构和第二栅结构。选择性刻蚀第一半导体层可以包括：对由于伪栅结构、第一栅结构和第二结构的去除露出的第一半导体层进行选择性刻蚀。形成第二隔离部的一部分还可以包括：向第一栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第三隔离部；以及向第二栅侧墙内侧第二半导体层下方由于第一半导体层的选择性刻蚀而形成的空间中填充电介质材料，形成第四隔离部。在形成第二隔离部的一部分、第三隔离部和第四隔离部之后，该方法可以包括在虚设侧墙以及第一栅侧墙和第二栅侧墙内侧的空间中形成替代栅结构，且去除虚设侧墙内侧的替代栅结构，以露出所述鳍状结构，以便对所述鳍状结构进行选择性刻蚀。根据实施例，该方法还可以包括：在第一栅侧墙和/或第二栅侧墙的相对两侧，形成至少部分地嵌入于鳍状结构中的另外的半导体层。根据实施例，在选择性刻蚀第一半导体层时，所述选择性刻蚀在横向上停止于所述另外的半导体层。所述另外的半导体层可以是叠层结构。根据实施例，该方法还可以包括：在对鳍状结构进行选择性刻蚀而在虚设侧墙内得到的沟槽的侧壁上形成绝缘侧墙。根据实施例，在对鳍状结构进行选择性刻蚀之后且在形成绝缘侧墙之前，该方法还可以包括：去除第二隔离部的所述一部分。根据实施例，使第一半导体层在虚设侧墙内侧露出可以包括：选择性刻蚀第一隔离部，使第一半导体层的侧壁至少部分地露出。根据本公开的又一方面，还提供了一种电子设备，包括上述半导体装置。根据本公开的实施例，可以形成自对准于伪栅侧墙之间的隔离部如STI。从而每一隔离只需要一个伪栅，降低了隔离部占用的面积。另外，形成隔离时增加了图形化或光刻的本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：衬底，所述衬底包括基底衬底、设置在基底衬底上的第一半导体层以及设置在第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一鳍状结构和第二鳍状结构，第一鳍状结构和第二鳍状结构中的每一个至少包括第二半导体层；在所述直线两侧绕第一鳍状结构和第二鳍状结构形成的第一隔离部；基于第一鳍状结构在衬底上形成的第一鳍式场效应晶体管“FinFET”和基于第二鳍状结构在衬底上形成的第二FinFET，其中，第一FinFET包括在第一隔离部上形成的与第一鳍状结构相交的第一栅堆叠，第二FinFET包括在第一隔离部上形成的与第二鳍状结构相交的第二栅堆叠；以及第一鳍状结构与第二鳍状结构之间、与第一鳍状结构和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一栅堆叠和第二栅堆叠中至少之一平行延伸。

【技术特征摘要】
1.一种半导体装置，包括：衬底，所述衬底包括基底衬底、设置在基底衬底上的第一半导体层以及设置在第一半导体层上的第二半导体层；在衬底上形成的沿同一直线延伸的第一鳍状结构和第二鳍状结构，第一鳍状结构和第二鳍状结构中的每一个至少包括第二半导体层；在所述直线两侧绕第一鳍状结构和第二鳍状结构形成的第一隔离部；基于第一鳍状结构在衬底上形成的第一鳍式场效应晶体管“FinFET”和基于第二鳍状结构在衬底上形成的第二FinFET，其中，第一FinFET包括在第一隔离部上形成的与第一鳍状结构相交的第一栅堆叠，第二FinFET包括在第一隔离部上形成的与第二鳍状结构相交的第二栅堆叠；以及第一鳍状结构与第二鳍状结构之间、与第一鳍状结构和第二鳍状结构相交从而将第一鳍状结构和第二鳍状结构彼此隔离的第二隔离部，其中第二隔离部与第一栅堆叠和第二栅堆叠中至少之一平行延伸。2.根据权利要求1所述的半导体装置，其中，所述第一隔离部的顶面在第二半导体层的顶面以下或在第二半导体层的底面以下。3.根据权利要求1或2所述的半导体装置，其中，在沿所述直线截取的纵剖面中，第二隔离部包括上部和下部，下部相对于上部的底端相对扩大。4.根据权利要求3所述的半导体装置，其中，在所述纵剖面中，第二隔离部的上部的顶端相对于底端相对扩大。5.根据权利要求3所述的半导体装置，其中，第二隔离部的下部相对于上部的底端形成台阶部，该台阶部与第二半导体层的底面共面。6.根据权利要求3所述的半导体装置，其中，第二隔离部从上向下穿过第二半导体层，其中，第二隔离部位于第一鳍状结构正下方的部分的顶面与第二半导体层的底面相接，且第二隔离部位于第二鳍状结构正下方的部分的顶面与第二半导体层的底面相接。7.根据权利要求3所述的半导体装置，其中，在所述直线的延伸方向上，第二隔离部位于第一鳍状结构正下方的部分延伸至第一FinFET的源/漏区的位置，且第二隔离部位于第二鳍状结构正下方的部分延伸至第二FinFET的源/漏区的位置。8.根据权利要求3至5之一所述的半导体装置，还包括：在第一鳍状结构中第二半导体层下方沿第一鳍状结构延伸的第三隔离部和/或在第二鳍状结构中第二半导体层下方沿第二鳍状结构延伸的第四隔离部。9.根据权利要求8所述的半导体装置，其中，以下至少之一成立：在沿所述直线截取的纵剖面中，第三隔离部与第一栅堆叠在竖直方向上是中心对准的；以及在沿所述直线截取的纵剖面中，第四隔离部与第二栅堆叠在竖直方向上是中心对准的。10.根据权利要求8所述的半导体装置，其中，以下至少之一成立：第三隔离部的顶面与第一鳍状结构中第二半导体层的底面相接；第四隔离部的顶面与第二鳍状结构中第二半导体层的底面相接。11.根据从属于权利要求4的权利要求8所述的半导体装置，其中，第三隔离部、第四隔离部的顶面与所述台阶部共面。12.根据权利要求8所述的半导体装置，其中，以下至少之一成立：在所述直线的延伸方向上，第三隔离部延伸至第一FinFET的源/漏区的位置；在所述直线的延伸方向上，第四隔离部延伸至第二FinFET的源/漏区的位置。13.根据权利要求7或12所述的半导体装置，还包括：在第一栅堆叠和/或第二栅堆叠各自的相对两侧至少部分地嵌入于相应鳍状结构中形成的另外的半导体层，其中第一FinFET和/或第二FinFET各自的源/漏区至少部分地形成在所述另外的半导体层中，其中，第一FinFET和第二FinFET中至少之一的所述另外的半导体...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11