一种动态随机存储器结构及其形成方法技术

本发明专利技术涉及半导体生产领域，公开了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、位于所述位元线的两侧以及所述字元线间隔的区域的上方的插塞孔以及设置于所述插塞孔的两侧的复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔。该动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。

A dynamic RAM structure and its formation method

The invention relates to the field of semiconductor production, and discloses a dynamic random access memory structure, comprising a semiconductor substrate having a bit line and a character line, a plug hole on both sides of the bit line and above the area between the character lines, and a composite dielectric layer on both sides of the plug hole. The combined dielectric layer comprises a first line spacer layer, a second line spacer layer and an air spacer located at the first line spacer layer and the second line spacer layer. Air with very low dielectric constant is used as dielectric material in the structure of dynamic random access memory (DRAM), which reduces parasitic capacitance between capacitive connections and improves the performance of the DRAM.

【技术实现步骤摘要】
一种动态随机存储器结构及其形成方法
本专利技术涉及半导体器件生产领域，具体地涉及动态随机存储器结构及其形成方法。
技术介绍
在半导体器件中，电介质材料形成在导电结构之间。随着半导体器件被高度集成，导电结构之间的距离逐渐减小，这增大了寄生电容的产生。而随着寄生电容的增大，半导体器件的性能也发生退化。为了降低寄生电容，可以使用减少电介质材料的介电常数的方法，或者使用具有低介电常数的材料。目前，所采用的电介质材料通常具有较高的介电常数，因此在降低寄生电容方面存在限制。
技术实现思路
本专利技术的目的是为了克服现有技术存在的寄生电容导致半导体器件的性能发生退化的问题，提供了一种动态随机存储器结构，该动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。为了实现上述目的，本专利技术的实施方式提供了一种动态随机存储器结构的形成方法，包括：提供一已制备有位元线和字元线的半导体衬底，所述位元线包括突出在所述半导体衬底上的位线导体和在所述位线导体上的位线屏蔽，所述半导体衬底的上表面在所述位元线之间填充有第一牺牲层；在所述第一牺牲层中形成隔离孔，所述隔离孔的底部至少延伸至位于所述半导体衬底上的接触掩模层，所述隔离孔位于所述位元线之间且对准在所述字元线的位置上；在所述隔离孔中填充插塞隔离墙；将剩余的所述第一牺牲层去除，以形成插塞孔，使所述插塞孔阵列配置在所述半导体衬底上；在所述插塞孔的底部、侧壁以及相邻的所述插塞孔间的所述插塞隔离墙顶部沉积第一位线间隔层，并在所述第一位线间隔层的表面沉积第二牺牲层；去除在所述插塞孔的底部、所述插塞隔离墙的顶部的所述第一位线间隔层和所述第二牺牲层，保留在所述插塞孔的侧壁的所述第一位线间隔层和所述第二牺牲层；在所述插塞孔的底部、所述插塞隔离墙的顶部以及所述第二牺牲层的表面沉积第二位线间隔层；去除在所述插塞孔的底部、所述插塞隔离墙的顶部的所述第二位线间隔层，更向下刻蚀所述接触掩模层使得所述插塞孔连通至所述半导体衬底，保留在所述插塞孔的侧壁的所述第二位线间隔层，所述第二牺牲层具有显露且夹设在所述第一位线间隔层和所述第二位线间隔层之间的上端面；在所述插塞孔中形成第一插塞，所述第一插塞的上表面的高度低于所述位线屏蔽的上表面的高度；在所述第一插塞上形成插塞层，所述插塞层的上表面的高度高于所述位线屏蔽的上表面的高度；局部去除所述插塞层以再次裸露出所述第二牺牲层的上端面，并使形成所述插塞层单离成多个在所述第一插塞上的第二插塞；去除所述第二牺牲层，以形成位于所述第一位线间隔层和所述第二位线间隔层之间的空气间隔；在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。优选地，所述隔离孔非对准投射于所述半导体衬底的有源区的上方并被所述位元线隔开。优选地，所述半导体衬底内形成有隔离结构，所述半导体衬底的上表面形成有源漏极区保护层，所述半导体衬底和所述位线导体之间设置有位线接触。优选地，将剩余的所述第一牺牲层去除的步骤包括：应用酸法刻蚀将剩余的所述牺牲层去除。优选地，将所述插塞孔的底部、所述插塞隔离墙的顶部的所述第一位线间隔层和所述第二牺牲层去除的步骤包括：应用干法刻蚀将所述插塞孔的底部、所述插塞隔离墙的顶部的所述第一位线间隔层和所述第二牺牲层去除；并且，使得位于所述插塞孔侧壁的剩余的所述第一位线间隔层呈“L”形截面，剩余的所述第二牺牲层树立于剩余的所述第一位线间隔层的底部的突出位置上。优选地，将在所述插塞孔的底部、所述插塞隔离墙的顶部的所述第二位线间隔层去除以及更向下刻蚀所述接触掩模层的步骤包括：应用干法刻蚀所述插塞孔的底部以向下刻蚀以及将所述插塞隔离墙的顶部的所述第二位线间隔层去除。优选地，所述第一位线间隔层和所述第二位线间隔层的材质均为氮化硅，所述第二牺牲层的材质为氧化硅，将所述第二牺牲层去除以形成位于所述第一位线间隔层和所述第二位线间隔层之间的空气间隔去除的步骤包括：应用三氟化氮气体与氨气生成的氟化铵气体对晶圆进行干法刻蚀以去除所述第二牺牲层，所述干法刻蚀在180摄氏度以上的温度环境下进行。优选地，所述遮盖层还覆盖第二插塞、所述插塞隔离墙以及所述位元线的顶面。优选地，所述位线导体、所述插塞层均包括底层覆盖阻挡层的金属层。优选地，所述阻挡层包括氮化钛、氮化钽、氮化钨中的至少一者，所述金属层包括钨或者钨的复合物。本专利技术的实施方式还提供了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、位于所述位元线的两侧以及所述字元线间隔的区域的上方的插塞孔以及设置于所述插塞孔的两侧的插塞隔离墙，在所述插塞隔离墙的侧壁和所述位元线的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔，在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。优选地，所述插塞孔中具有第一插塞和第二插塞。优选地，所述位元线包括突出在所述半导体衬底上的位线导体和在所述位线导体上的位线屏蔽，所述半导体衬底的上表面形成有源漏极区保护层和接触掩模层，所述半导体衬底和所述位线导体之间设置有位线接触，所述半导体衬底内形成有隔离结构。本专利技术的实施方式还提供了一种动态随机存储器结构的形成方法，其特征在于，包括：提供一制备有位元线和字元线的半导体衬底；在所述半导体衬底上形成插塞隔离墙，所述插塞隔离墙位于所述位元线之间且对准在所述字元线的位置上，以形成插塞孔，所述插塞孔阵列配置在所述半导体衬底上；在所述插塞隔离墙的侧壁以及所述位元线的侧壁形成第一位线间隔层及间隔牺牲层；在位于所述插塞隔离墙的侧壁以及所述位元线的侧壁的所述间隔牺牲层的侧面形成第二位线间隔层，所述第二位线间隔层为图案化，使所述间隔牺牲层具有显露且夹设在所述第一位线间隔层和所述第二位线间隔层之间的上端面，并且所述插塞孔连通至所述半导体衬底；在所述插塞孔中形成插塞；去除所述间隔牺牲层，以形成位于所述第一位线间隔层和所述第二位线间隔层之间的空气间隔；以及在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。本专利技术的实施方式还提供了一种动态随机存储器结构，包括具有位元线和字元线的半导体衬底、形成在所述半导体衬底上的插塞隔离墙，所述插塞隔离墙位于所述位元线之间且对准在所述字元线的位置上，以形成插塞孔，所述插塞孔阵列配置在所述半导体衬底上，在所述插塞隔离墙的侧壁和所述位元线的侧壁形成一复合电介质层，所述复合电介质层包括第一位线间隔层、第二位线间隔层以及位于所述第一位线间隔层和所述第二位线间隔层的空气间隔，并且依照所述第二位线间隔层的直立壁形状，所述插塞孔连通至所述半导体衬底并以插塞填充，在所述第一位线间隔层和所述第二位线间隔层上覆盖一层遮盖层，以气密封闭所述空气间隔。通过上述技术方案，本专利技术的实施方式提供的动态随机存储器结构中采用具有极低介电常数的空气作为电介质材料，从而减少电容连接线间的寄生电容，提高了该动态随机存储器的性能。附图说明图1是根据本专利技术一种实施方式的动态随机存储器结构的俯视图；图2是根据本专利技术一种实施方式的动态随机存储器结构的A-A切向的截面图；图3A、3B至图15A、1本文档来自技高网...

【技术保护点】
1.一种动态随机存储器结构的形成方法，其特征在于，包括：提供一已制备有位元线(10)和字元线(12)的半导体衬底(13)，所述位元线(10)包括突出在所述半导体衬底(13)上的位线导体(16)和在所述位线导体(16)上的位线屏蔽(18)，所述半导体衬底(13)的上表面在所述位元线(10)之间填充有第一牺牲层(17)；在所述第一牺牲层(17)中形成隔离孔(20)，所述隔离孔(20)的底部至少延伸至位于所述半导体衬底(13)上的接触掩模层(19)，所述隔离孔(20)位于所述位元线(10)之间且对准在所述字元线(12)的位置上；在所述隔离孔(20)中填充插塞隔离墙(21)；将剩余的所述第一牺牲层(17)去除，以形成插塞孔(22)，使所述插塞孔(22)阵列配置在所述半导体衬底(13)上；在所述插塞孔(22)的底部、侧壁以及相邻的所述插塞孔(22)间的所述插塞隔离墙(21)的顶部沉积第一位线间隔层(23)，并在所述第一位线间隔层(23)的表面沉积第二牺牲层(24)；去除在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第一位线间隔层(23)和所述第二牺牲层(24)，保留在所述插塞孔(22)的侧壁的所述第一位线间隔层(23)和所述第二牺牲层(24)；在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部以及所述第二牺牲层(24)的表面沉积第二位线间隔层(25)；去除在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第二位线间隔层(25)，更向下刻蚀所述接触掩模层(19)使得所述插塞孔(22)连通至所述半导体衬底(13)，保留在所述插塞孔(22)的侧壁的所述第二位线间隔层(25)，所述第二牺牲层(24)具有显露且夹设在所述第一位线间隔层(23)和所述第二位线间隔层(25)之间的上端面(24A)；在所述插塞孔(22)中形成第一插塞(26)，所述第一插塞(26)的上表面的高度低于所述位线屏蔽(18)的上表面的高度；在所述第一插塞(26)上形成插塞层(27)，所述插塞层(27)的上表面的高度高于所述位线屏蔽(18)的上表面的高度；局部去除所述插塞层(27)以再次裸露出所述第二牺牲层(24)的上端面(24A)，并使形成所述插塞层(27)单离成多个在所述第一插塞(26)上的第二插塞(27A)；去除所述第二牺牲层(24)，以形成位于所述第一位线间隔层(23)和所述第二位线间隔层(25)之间的空气间隔(28)；在所述第一位线间隔层(23)和所述第二位线间隔层(25)上覆盖一层遮盖层(29)，以气密封闭所述空气间隔(28)。...

【技术特征摘要】
1.一种动态随机存储器结构的形成方法，其特征在于，包括：提供一已制备有位元线(10)和字元线(12)的半导体衬底(13)，所述位元线(10)包括突出在所述半导体衬底(13)上的位线导体(16)和在所述位线导体(16)上的位线屏蔽(18)，所述半导体衬底(13)的上表面在所述位元线(10)之间填充有第一牺牲层(17)；在所述第一牺牲层(17)中形成隔离孔(20)，所述隔离孔(20)的底部至少延伸至位于所述半导体衬底(13)上的接触掩模层(19)，所述隔离孔(20)位于所述位元线(10)之间且对准在所述字元线(12)的位置上；在所述隔离孔(20)中填充插塞隔离墙(21)；将剩余的所述第一牺牲层(17)去除，以形成插塞孔(22)，使所述插塞孔(22)阵列配置在所述半导体衬底(13)上；在所述插塞孔(22)的底部、侧壁以及相邻的所述插塞孔(22)间的所述插塞隔离墙(21)的顶部沉积第一位线间隔层(23)，并在所述第一位线间隔层(23)的表面沉积第二牺牲层(24)；去除在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第一位线间隔层(23)和所述第二牺牲层(24)，保留在所述插塞孔(22)的侧壁的所述第一位线间隔层(23)和所述第二牺牲层(24)；在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部以及所述第二牺牲层(24)的表面沉积第二位线间隔层(25)；去除在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第二位线间隔层(25)，更向下刻蚀所述接触掩模层(19)使得所述插塞孔(22)连通至所述半导体衬底(13)，保留在所述插塞孔(22)的侧壁的所述第二位线间隔层(25)，所述第二牺牲层(24)具有显露且夹设在所述第一位线间隔层(23)和所述第二位线间隔层(25)之间的上端面(24A)；在所述插塞孔(22)中形成第一插塞(26)，所述第一插塞(26)的上表面的高度低于所述位线屏蔽(18)的上表面的高度；在所述第一插塞(26)上形成插塞层(27)，所述插塞层(27)的上表面的高度高于所述位线屏蔽(18)的上表面的高度；局部去除所述插塞层(27)以再次裸露出所述第二牺牲层(24)的上端面(24A)，并使形成所述插塞层(27)单离成多个在所述第一插塞(26)上的第二插塞(27A)；去除所述第二牺牲层(24)，以形成位于所述第一位线间隔层(23)和所述第二位线间隔层(25)之间的空气间隔(28)；在所述第一位线间隔层(23)和所述第二位线间隔层(25)上覆盖一层遮盖层(29)，以气密封闭所述空气间隔(28)。2.根据权利要求1所述的形成方法，其特征在于，所述隔离孔(20)非对准投射于所述半导体衬底(13)的有源区(13A)的上方并被所述位元线(10)隔开。3.根据权利要求1所述的形成方法，其特征在于，所述半导体衬底(13)内形成有隔离结构(11)，所述半导体衬底(13)的上表面形成有源漏极区保护层(14)，所述半导体衬底(13)和所述位线导体(16)之间设置有位线接触(15)。4.根据权利要求1所述的形成方法，其特征在于，将剩余的所述第一牺牲层(17)去除的步骤包括：应用酸法刻蚀将剩余的所述牺牲层去除。5.根据权利要求1所述的形成方法，其特征在于，将所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第一位线间隔层(23)和所述第二牺牲层(24)去除的步骤包括：应用干法刻蚀将所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第一位线间隔层(23)和所述第二牺牲层(24)去除；并且，使得位于所述插塞孔(22)侧壁的剩余的所述第一位线间隔层(23)呈“L”形截面，剩余的所述第二牺牲层(24)树立于剩余的所述第一位线间隔层(23)的底部的突出位置上。6.根据权利要求1所述的形成方法，其特征在于，将在所述插塞孔(22)的底部、所述插塞隔离墙(21)的顶部的所述第二位线间隔层(25)去除以及更向下刻蚀所述接触掩模层(19)的步骤包括：应用干法刻蚀所述插塞孔(22)的底部以向下刻蚀以及将所述插塞隔离墙(21)的顶部的所述第二位线间隔层(25)去除。7.根据权利要求1所述的形成方法，其特征在于，所述第一位线间隔层(23)和所述第二位线间隔层(25)的材质均为氮化硅，所...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34