形成三维存储器的下部半导体图案的方法以及三维存储器技术

本发明专利技术涉及一种形成三维存储器的下部半导体图案的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。本发明专利技术可以提高三维存储器的底部选择栅的阈值电压的均一性。

Method for forming lower semiconductor pattern of three-dimensional memory and three-dimensional memory

The invention relates to a method for forming a lower semiconductor pattern of a three-dimensional memory and a three-dimensional memory. The method comprises the following steps: providing a semiconductor structure having a substrate and a stacking layer located on the substrate, the stacking layer comprising an alternately stacked plurality of first material layers and a plurality of second material layers, forming a plurality of channel holes perpendicular to the stacking layer and reaching the substrate; and passing through the said substrate A plurality of channel holes remove impurities in the substrate, the removal step forms a notch that extends laterally from the side walls of the multiple channel holes to the substrate, and a semiconductor material with dopants is formed at the bottom of the plurality of channel holes as a lower semiconductor pattern, the semiconductor material fills the notch. The invention can improve the uniformity of the threshold voltage of the bottom selection gate of the three-dimensional memory.

【技术实现步骤摘要】
形成三维存储器的下部半导体图案的方法以及三维存储器
本专利技术主要涉及半导体制造方法，尤其涉及形成三维存储器的下部半导体图案的方法以及三维存储器。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区。核心(core)区具有衬底和堆叠结构，堆叠结构中形成许多用于存储电荷的晶体管。在3DNAND闪存制程中，需要严格控制各层晶体管的阈值电压Vt。在此，底部选择栅(BottomSelectGate,BSG)的阈值电压Vt受穿过堆叠层下部并且连接至衬底的下部半导体图案的制作工艺影响，其均一性很难控制。
技术实现思路
本专利技术提供一种形成三维存储器的下部半导体图案的方法以及三维存储器，可以提高三维存储器的底部选择栅的阈值电压的均一性。本专利技术的一个方面提出一种形成三维存储器的下部半导体图案的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；以及在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。在本专利技术的一实施例中，上述方法还包括在所述衬底中形成底部选择栅。在本专利技术的一实施例中，去除所述衬底中的杂质的方法包括使用氯化氢进行清除。在本专利技术的一实施例中，形成带有掺杂剂的半导体材料的方法包括在形成所述半导体材料的过程中加入带有所述掺杂剂的掺杂气体。在本专利技术的一实施例中，形成所述半导体材料的方法包括选择性外延生长。在本专利技术的一实施例中，所述掺杂剂的掺杂剂量为7*1013至1*1014atom/cm2。在本专利技术的一实施例中，所述多个沟道孔中的至少部分沟道孔之间缺口的轮廓不同。在本专利技术的一实施例中，所述半导体结构为晶圆。在本专利技术的一实施例中，所述多个沟道孔分布在所述晶圆的中央区域和边缘区域。在本专利技术的一实施例中，所述第一材料层为伪栅极层，所述第二材料层为介质层。在本专利技术的一实施例中，所述掺杂剂含有硼。本专利技术的另一方面还提出一种三维存储器，包括衬底、堆叠层、多个沟道孔以及下部半导体图案。堆叠层位于所述衬底上，所述堆叠层包括间隔的栅极层。多个沟道孔垂直贯穿所述堆叠层且到达所述衬底，其中在所述多个沟道孔底部具有从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口。所述下部半导体图案填充所述缺口，其中所述下部半导体图案是经过掺杂的。在本专利技术的一实施例中，三维存储器还包括位于所述衬底中的底部选择栅。在本专利技术的一实施例中，所述多个沟道孔中至少部分沟道孔之间缺口的轮廓不同。在本专利技术的一实施例中，所述下部半导体图案的掺杂类型为P型掺杂或者N型掺杂。在本专利技术的一实施例中，所述下部半导体图案的杂质为硼。在本专利技术的形成三维存储器的下部半导体图案的方法以及三维存储器中，通过在形成下部半导体图案时进行掺杂剂的掺杂，来弥补形成下部半导体图案前清除杂质的步骤所造成的衬底缺陷，从而有效改善底部选择栅的阈值电压Vt均一性差的问题。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中：图1是本专利技术一实施例的形成三维存储器的下部半导体图案的方法流程图。图2A-2D是本专利技术一实施例的形成三维存储器的下部半导体图案的方法的示例性过程中的剖面示意图。图3是示意衬底损害的水平剖面示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。本专利技术的实施例描述形成三维存储器的下部半导体图案的方法以及三维存储器，可以提高三维存储器的底部选择栅的阈值电压的均一性。图1是本专利技术一实施例的形成三维存储器件的下部半导体图案的流程图。图2A-2D是本专利技术一实施例的形成三维存储器件的下部半导体图案的方法的示例性过程示意图。下面参考图1-2D所示描述本实施例的形成下部半导体图案的方法。在步骤102，提供半导体结构。此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区。从垂直方向看，核心区可具有衬底和位于衬底上的堆叠层。堆叠层包括交替堆叠的多个第一材料层和多个第二材料层。在本专利技术的一实施例中，第一材料层可以为伪栅极层，其将在后续的工艺中被去除并替换为栅极层。在本专利技术的另一实施例中，第一材料层可以为栅极层，其将一直保留到最终的三维存储器产品中作为栅极层。在本专利技术的实施例中，第二材料层为介质层，用于隔开第一材料层。在此半导体结构中，，已经在衬底中形成了底部选择栅。形成底部选择栅的方法可以是已知的各种方法，例如离子注入。在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括衬底201和位于衬底401上的堆叠层(stack)210。堆叠层210为第一材料层211和第二材料层212交替层叠的叠层。在本专利技术的实施例中，衬底201的材料例如是硅。第一材料层211和第二材料层212例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅，形成堆叠层210。在另本文档来自技高网...

【技术保护点】
1.一种形成三维存储器的下部半导体图案的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。

【技术特征摘要】
1.一种形成三维存储器的下部半导体图案的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；形成垂直贯穿所述堆叠层且到达所述衬底的多个沟道孔；通过所述多个沟道孔去除所述衬底中的杂质，所述去除步骤形成从所述多个沟道孔侧壁向所述衬底侧向凸伸的缺口；在所述多个沟道孔底部形成带有掺杂剂的半导体材料作为下部半导体图案，所述半导体材料填充所述缺口。2.如权利要求1所述的方法，其特征在于，还包括在所述衬底中形成底部选择栅。3.如权利要求1所述的方法，其特征在于，去除所述衬底中的杂质的方法包括使用氯化氢进行清除。4.如权利要求1所述的方法，其特征在于，形成带有掺杂剂的半导体材料的方法包括在形成所述半导体材料的过程中加入带有所述掺杂剂的掺杂气体。5.如权利要求1或4所述的方法，其特征在于，形成所述半导体材料的方法包括选择性外延生长。6.如权利要求1或4所述的方法，其特征在于，所述掺杂剂的掺杂剂量为7*1013至1*1014atom/cm2。7.如权利要求1所述的方法，其特征在于，所述多个沟道孔中的至少部...

【专利技术属性】
技术研发人员：石晓静，王健舻，曾明，耿静静，许宗珂，朱九方，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42