具有气隙间隔物的半导体器件及制造其的方法技术

一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。

【技术实现步骤摘要】
具有气隙间隔物的半导体器件及制造其的方法
本专利技术构思涉及半导体器件，更具体地，涉及具有气隙间隔物的半导体器件以及制造其的方法。
技术介绍
近来，半导体器件在尺寸上正变得更小。此外，半导体器件的性能与日俱增。因此，布线图案之间的间隔被减小，这可能增大寄生电容。通过使用具有低介电常数的气隙作为布线图案之间的间隔物，能减小寄生电容。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的两个侧壁上的位线间隔物、以及形成在位线结构上的下电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区包括第一杂质区、第二杂质区和第三杂质区；在衬底的外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层，其中第一金属层连接到第一杂质区、第二杂质区和第三杂质区；在第一金属层中形成第一沟槽和第二沟槽，其中第一沟槽设置在第一杂质区与第二杂质区之间并暴露层间绝缘膜，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案，其中第一盖图案与第一沟槽的底表面间隔开，在第一沟槽中形成第一气隙；用第一绝缘材料填充第二沟槽，使第二杂质区和第三杂质区绝缘；以及在第一金属层上形成连接到第三杂质区的接触，其中接触形成在第二沟槽的第一侧。第一沟槽形成在第二沟槽的第二侧，第二沟槽的第一和第二侧面彼此相反。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的两个侧壁上的位线间隔物、以及形成在位线结构上的下电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区在其中包括第一杂质区和第二杂质区；在衬底的外围电路区上形成层间绝缘膜；形成连接到第一杂质区的第一线图案和连接到第二杂质区的第二线图案，第一线图案和第二线图案在层间绝缘膜上彼此间隔开；在第一线图案与第二线图案之间形成暴露层间绝缘膜的第一沟槽，第一沟槽包括第一区域和第二区域；形成覆盖第一沟槽的第一区域的第一盖图案，其中第一盖图案与第一沟槽的底表面间隔开，使得第一气隙形成在第一沟槽的第一区域中；用第一绝缘材料填充第一沟槽的第二区域；以及在第二线图案上形成接触，其中接触连接到在第一沟槽的第二区域的第一侧上的第二杂质区。第一沟槽的第二区域用第一绝缘材料填充。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，其中单元区包括位线结构、形成在位线结构的彼此相反的侧壁上的第一位线间隔物和第二位线间隔物、以及形成在位线结构上的第一电极，其中外围电路区至少部分地沿着单元区的边界设置，以及其中外围电路区在其中包括第一杂质区和第二杂质区；在衬底的外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层，其中第一金属层连接到第一杂质区和第二杂质区；在层间绝缘膜上形成第一线图案，第一线图案连接到第一杂质区；在层间绝缘膜上形成第二线图案，第二线图案连接到第二杂质区，其中第一线图案和第二线图案彼此间隔开；在第一线图案与第二线图案之间形成第一沟槽，第一沟槽暴露层间绝缘膜，第一沟槽包括第一区域和第二区域；在第一沟槽的第一区域上形成第一盖图案以覆盖第一沟槽的第一区域，其中第一盖图案部分地插入第一沟槽的第一区域的开口处，使得空的空间形成在第一沟槽的第一区域的底表面与部分地插入的第一盖图案之间；用第一绝缘材料填充第一沟槽的第二区域；以及在第二线图案上形成接触，其中接触连接到在第一沟槽的第二区域的第一侧上的第二杂质区。第一沟槽的第二区域用第一绝缘材料填充。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的以上及另外的方面和特征将变得更加明显，附图中：图1是示出根据本专利技术构思的一示例性实施方式的半导体器件的俯视图；图2是示出根据本专利技术构思的一示例性实施方式的图1的区域j和区域k的放大俯视图；图3是根据本专利技术构思的一示例性实施方式的沿图2的线A-A'、B-B'和C-C'截取的剖视图；以及图4至21是示出根据本专利技术构思的示例性实施方式制造半导体器件的方法的剖视图。具体实施方式图1是示出根据本专利技术构思的一示例性实施方式的半导体器件的俯视图。图2是示出根据本专利技术构思的一示例性实施方式的图1的区域j和区域k的放大俯视图。图3是根据本专利技术构思的一示例性实施方式的沿图2的线A-A'、B-B'和C-C'截取的剖视图。参照图1至3，半导体器件的衬底100可以包括单元区100-C和外围电路区100-P。外围电路区100-P可以例如沿着单元区100-C的边界的至少一部分设置。例如，外围电路区100-P可以设置在单元区100-C的边界周围。电容器和金属氧化物半导体场效应晶体管(MOSFET)可以形成在单元区100-C中。MOSFET可以是存储单元晶体管。用于控制晶体管的功能的控制元件等可以形成在外围电路区100-P中。单元区100-C可以包括多个位线结构BL1、BL2和BL3以及多个字线结构WL1、WL2和WL3。多个位线结构BL1、BL2和BL3延伸的方向以及多个字线结构WL1、WL2和WL3延伸的方向可以彼此交叉。多个位线间隔物BLS1、BLS2和BLS3可以设置在多个位线结构BL1、BL2和BL3的每个的两个侧壁上。第一位线结构BL1可以与接触垫CP重叠。接触垫CP可以设置在有源区ACT中。接触垫CP可以例如设置在第二字线结构WL2与第三字线结构WL3之间。存储节点接触SNC可以设置在第一位线结构BL1的两侧上。此外，存储节点接触SNC能设置在有源区ACT中。外围电路区100-P可以包括第一金属层ML1。第一金属层ML1可以包括彼此间隔开的多个布线图案(例如线图案)和设置在所述多个布线图案之间的多个沟槽。第一金属层ML1的第二布线图案MP2可以设置在第一金属层ML1的第一布线图案MP1的一侧。例如，第二沟槽TR2可以设置在第一布线图案MP1与第二布线图案MP2之间，使得第一布线图案MP1和第二布线图案MP2可以彼此间隔开。第一布线图案MP1和第二布线图案MP2的宽度可以彼此不同。例如，其上设置第三接触MC的第二布线图案MP2的宽度可以大于第一布线图案MP1的宽度。这里，宽度可以是在交叉第一布线图案MP1和第二布线图案MP2延伸的方向的方向上测量的值。然而，本专利技术构思不限于此。图2仅示出外围电路区100-P的一部分(区域k)，另外的部分(外围电路区100-P中除区域k之外的区域)中的布线图案可以具有各种宽度。例如，在第二布线图案MP2中，第二布线图案MP2的其中设置第三接触MC的部分的宽度可以不同于第二布线图案MP2的其中不设置第三接触MC的另外部分的宽度。虽然区域k中的第一布线图案MP1的宽度被示为恒定，但本专利技术构思不限于此。例如，第一布线图案MP1的其中形成第三接触MC的部分可以具有比第一布线图案MP1的在区域k中的部分的宽度更大的宽度。第三接触MC可以是将上金属布线电连接到下金属布线的接触。下面将详细描述第三接触MC。在图3的沿着图2的线B-B'截取的剖视图中，外围电路区100-P可以包括设置在衬底100中的第一杂质区111至第三杂质区113、本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的两个侧壁上的位线间隔物、以及形成在所述位线结构上的下电极，其中所述外围电路区至少部分地沿着所述单元区的边界设置，以及其中所述外围电路区包括第一杂质区、第二杂质区和第三杂质区；在所述衬底的所述外围电路区上形成层间绝缘膜；在所述层间绝缘膜上形成第一金属层，其中所述第一金属层连接到所述第一杂质区、所述第二杂质区和所述第三杂质区；在所述第一金属层中形成第一沟槽和第二沟槽，其中所述第一沟槽设置在所述第一杂质区与所述第二杂质区之间并暴露所述层间绝缘膜，所述第二沟槽设置在所述第二杂质区与所述第三杂质区之间并暴露所述层间绝缘膜；在所述第一沟槽上形成第一盖图案，其中所述第一盖图案与所述第一沟槽的底表面间隔开，在所述第一沟槽中形成第一气隙；用第一绝缘材料填充所述第二沟槽，使所述第二杂质区和所述第三杂质区绝缘；以及在所述第一金属层上形成连接到所述第三杂质区的接触，其中所述接触形成在所述第二沟槽的第一侧，以及其中所述第一沟槽形成在所述第二沟槽的第二侧，所述第二沟槽的所述第一侧和所述第二侧彼此相反。

【技术特征摘要】
2016.12.02 KR 10-2016-01635421.一种制造半导体器件的方法，包括：提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的两个侧壁上的位线间隔物、以及形成在所述位线结构上的下电极，其中所述外围电路区至少部分地沿着所述单元区的边界设置，以及其中所述外围电路区包括第一杂质区、第二杂质区和第三杂质区；在所述衬底的所述外围电路区上形成层间绝缘膜；在所述层间绝缘膜上形成第一金属层，其中所述第一金属层连接到所述第一杂质区、所述第二杂质区和所述第三杂质区；在所述第一金属层中形成第一沟槽和第二沟槽，其中所述第一沟槽设置在所述第一杂质区与所述第二杂质区之间并暴露所述层间绝缘膜，所述第二沟槽设置在所述第二杂质区与所述第三杂质区之间并暴露所述层间绝缘膜；在所述第一沟槽上形成第一盖图案，其中所述第一盖图案与所述第一沟槽的底表面间隔开，在所述第一沟槽中形成第一气隙；用第一绝缘材料填充所述第二沟槽，使所述第二杂质区和所述第三杂质区绝缘；以及在所述第一金属层上形成连接到所述第三杂质区的接触，其中所述接触形成在所述第二沟槽的第一侧，以及其中所述第一沟槽形成在所述第二沟槽的第二侧，所述第二沟槽的所述第一侧和所述第二侧彼此相反。2.根据权利要求1所述的方法，其中所述第一盖图案的所述形成包括：用第二绝缘材料填充所述第一沟槽和所述第二沟槽的一部分；在所述第二绝缘材料上形成所述第一盖图案以完全填充所述第一沟槽；以及从所述第一沟槽和所述第二沟槽选择性地去除所述第二绝缘材料。3.根据权利要求2所述的方法，其中所述第一盖图案在所述第二绝缘材料上的所述形成以完全填充所述第一沟槽包括：用所述第二绝缘材料填充所述第一沟槽和所述第二沟槽的一部分，然后在所述第一金属层上形成盖膜使得所述盖膜完全填充所述第一沟槽和所述第二沟槽；在所述第一沟槽上形成第一掩模图案以暴露所述盖膜在所述第二沟槽上的部分；通过使用所述第一掩模图案作为掩模通过选择性地去除所述盖膜在所述第二沟槽上的部分而形成初始盖图案；去除所述第一掩模图案；以及通过回蚀刻所述初始盖图案直到所述第一金属层的上表面被暴露而形成所述第一盖图案。4.根据权利要求1所述的方法，其中所述第一沟槽和所述第二沟槽延伸到所述层间绝缘膜中。5.根据权利要求1所述的方法，其中所述衬底的所述单元区包括第四杂质区和第五杂质区，其中所述位线结构连接到所述第四杂质区，以及其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，所述方法还包括：在所述衬底的所述单元区中形成第二金属层，使得所述第二金属层覆盖所述位线结构和所述位线间隔物；在所述第二金属层中形成暴露所述第一间隔物的第三沟槽，并形成存储节点接触，其中所述存储节点接触连接到所述第五杂质区；选择性地去除由所述第三沟槽暴露的所述第一间隔物，以在所述位线间隔物中形成第四沟槽；形成第二盖图案，其中所述第二盖图案覆盖所述第四沟槽并填充所述第三沟槽，使得第二气隙形成在所述第四沟槽中；以及在所述存储节点接触上形成所述下电极，其中所述第三沟槽与所述第一沟槽和所述第二沟槽同时形成。6.根据权利要求5所述的方法，其中所述第一盖图案的所述形成包括：用第二绝缘材料填充所述第一沟槽至所述第三沟槽的一部分；形成覆盖所述第一沟槽和所述第二沟槽并暴露所述第三沟槽的第一掩模图案；通过使用所述第一掩模图案作为掩模通过选择性地去除填充所述第三沟槽的一部分的所述第二绝缘材料而暴露所述第一间隔物；在所述外围电路区的所述第二绝缘材料上形成所述第一盖图案，以完全填充所述第一沟槽；以及通过使用所述第二绝缘材料与所述第一盖图案之间的蚀刻选择性而选择性地去除填充所述第一沟槽和所述第二沟槽的一部分的所述第二绝缘材料，其中，填充所述第一沟槽和所述第二沟槽的一部分的所述第二绝缘材料的所述选择性去除与所述第四沟槽的所述形成被同时执行。7.根据权利要求6所述的方法，其中所述第一间隔物通过选择性地去除所述第二绝缘材料的所述暴露以及所述第一盖图案在所述第二绝缘材料上的所述形成以完全填充所述第一沟槽包括：在所述第一金属层和所述第二金属层上形成盖膜，以填充所述第三沟槽的一部分并完全填充所述第一沟槽和所述第二沟槽；在所述第一沟槽上形成第二掩模图案以暴露所述盖膜在所述第二沟槽和所述第三沟槽中的部分；以及通过使用所述第二掩模图案作为掩模去除所述盖膜在所述第二沟槽和所述第三沟槽中的部分。8.根据权利要求1所述的方法，其中所述衬底的所述单元区包括第四杂质区和第五杂质区，其中所述位线结构连接到所述第四杂质区，以及其中所述位线间隔物包括第一间隔物和相对于所述第一间隔物具有蚀刻选择性的第二间隔物，所述方法还包括：在所述第一沟槽和所述第二沟槽的所述形成之前，在所述衬底的所述单元区上形成第二金属层以覆盖所述位线结构和所述位线间隔物；在所述第二金属层中形成暴露所述第一间隔物的第三沟槽，并形成存储节点接触，其中所述存储节点接触连接到所述第五杂质区；选择性地去除由所述第三沟槽暴露的所述第一间隔物，在所述位线间隔物中形成第四沟槽；形成第二盖图案，所述第二盖图案覆盖所述第四沟槽并填充所述第三沟槽，在所述第四沟槽中形成第二气隙；以及在所述存储节点接触上形成所述下电极。9.一种制造半导体器件的方法，包括：提供包括单元区和外围电路区的衬底，其中所述单元区包括位线结构、形成在所述位线结构的两个侧壁上的位线间隔物、以及形成在所述位线结构上的下电极，其中所述外围电路区至少部分地沿着所述单元区的边界...

【专利技术属性】
技术研发人员：李东烈，慎重赞，李东俊，李镐旭，崔智旻，金志永，尹灿植，赵昶贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR