半导体存储器件及其制造方法技术

本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。

【技术实现步骤摘要】
半导体存储器件及其制造方法
实施方式涉及一种半导体存储器件及其制造方法。
技术介绍
半导体器件由于其小尺寸、多功能特性和/或低制造成本而被广泛用于电子产业。随着电子产业的发展，半导体器件已经被高度集成。半导体器件中包括的图案的宽度已经被减小以有助于提高半导体器件的集成密度。
技术实现思路
实施方式可以通过提供一种制造半导体存储器件的方法来实现，该方法包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。实施方式可以通过提供一种半导体存储器件来实现，该半导体存储器件包括：衬底，包括由器件隔离层限定的有源区域；字线结构，填充形成在衬底的上部中的沟槽，字线结构交叉有源区域以将有源区域分成第一掺杂剂区域和第二掺杂剂区域；交叉字线结构的位线，位线连接到第一掺杂剂区域；以及连接到第二掺杂剂区域的数据存储部分，其中每个字线结构包括顺序地堆叠在沟槽中的对应一个中的字线、盖图案和剩余图案。实施方式可以通过提供一种制造半导体存储器件的方法来实现，该方法包括：提供衬底使得衬底包括单元阵列区域和外围电路区域，使得衬底在单元阵列区域中包括沟槽；在沟槽中形成盖层图案，使得盖层图案延伸到沟槽的开口；去除盖层图案的在沟槽的开口处的部分，使得凹陷区域形成在沟槽的开口处；形成覆盖单元阵列区域并暴露外围电路区域的掩模图案，使得掩模图案在沟槽的开口处的凹陷区域中；在外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；去除掩模图案的部分，使得掩模图案的剩余图案保留在沟槽中并填充凹陷区域；形成覆盖单元阵列区域并暴露半导体层的缓冲层；在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。附图说明通过参照附图详细描述示范性实施方式，特征对于本领域技术人员来说将是明显的，附图中：图1示出根据一些实施方式的半导体存储器件的俯视图。图2示出图1所示的单元阵列区域的放大图。图3A至图11A示出沿图2的线A-A'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图3B至图11B示出沿图1的线B-B'和C-C'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图3C至图11C示出沿图1的线D-D'和E-E'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图11D示出沿图2的线F-F'截取的剖视图。图12A示出根据一些实施方式的图11A的区域“Q”的放大图。图12B示出对应于图11A的区域“Q”的比较示例的放大图。图13A和图13B分别示出根据一些实施方式的半导体存储器件的沿图2的线A-A'和F-F'截取的剖视图。具体实施方式图1示出根据一些实施方式的半导体存储器件的俯视图。图2示出图1所示的单元阵列区域CAR的放大图。图3A至图11A、图3B至图11B以及图3C至图11C示出沿图2的线A-A'和图1的线B-B'、C-C'、D-D'和E-E'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图11D示出沿图2的线F-F'截取的剖视图。参照图1、图2和图3A至图3C，可以提供包括单元阵列区域CAR和外围电路区域PCR的衬底100。单元阵列区域CAR可以是其上设置存储单元的区域。外围电路区域PCR可以是其上设置例如字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。外围电路区域PCR可以包括NMOSFET区域NR和PMOSFET区域PR。NMOSFET区域NR可以包括第一区域PCR1和第二区域PCR2。PMOSFET区域PR可以包括第三区域PCR3和第四区域PCR4。第一区域PCR1和第三区域PCR3可以是其上形成高电压晶体管的区域。第二区域PCR2和第四区域PCR4可以是其上形成低电压晶体管的区域。器件隔离层101可以形成在衬底100中以在单元阵列区域CAR中限定有源区域AR。在一实施方案中，衬底100可以是硅衬底。有源区域AR可以具有彼此横向分隔的条形状，并且每个有源区域AR可以在不垂直于第一方向(在下文称为“D1方向”)和第二方向(在下文称为“D2方向”)的第三方向(在下文称为“D3方向”)上延伸。D1方向和D2方向可以彼此交叉并可以平行于衬底100的顶表面。掺杂剂区域(见图2和图11D的21和22)可以形成在每个有源区域AR的上部(例如一端或一侧)中。掺杂剂区域可以通过将具有与衬底100不同导电类型的掺杂剂离子注入到衬底100的上部(例如一个表面或一侧)中而形成。在一实施方案中，掺杂剂区域的深度可以小于器件隔离层101的深度(例如自衬底100的所述一个表面或所述一侧)。掺杂剂区域可以在器件隔离层101的形成之后或之前形成。在一实施方案中，掺杂剂区域可以在随后的工艺中而不是在本工艺中形成。掺杂剂区域可以被限制地形成在单元阵列区域CAR中，例如仅在单元阵列区域CAR中。例如，当掺杂剂区域被形成时外围电路区域PCR可以用掩模层覆盖，掺杂剂区域可以不形成在外围电路区域PCR中。沟槽11可以形成在单元阵列区域CAR的衬底100的上部(例如所述一个表面或一侧)中。沟槽11可以在D1方向上延伸并可以在D2方向上彼此间隔开，并且掺杂剂区域可以被沟槽11分成第一掺杂剂区域21和第二掺杂剂区域22。例如，第一掺杂剂区域21可以在一个有源区域AR中在一对第二掺杂剂区域22之间，并且第一掺杂剂区域21和第二掺杂剂区域22可以在所述一个有源区域AR中通过沟槽11彼此分离。在一实施方案中，第一掩模图案MP可以形成在衬底100的顶表面(例如所述一个表面或一侧)上，并且沟槽11可以通过使用第一掩模图案MP作为蚀刻掩模的干蚀刻工艺和/或湿蚀刻工艺形成。第一掩模图案MP可以覆盖外围电路区域PCR，并且蚀刻工艺可以不对外围电路区域PCR进行。在一实施方案中，第一掩模图案MP可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。沟槽11的深度可以小于器件隔离层101的深度。单元栅极绝缘图案126、单元栅极导电图案121和盖图案129可以顺序地形成在具有沟槽11的所得结构上。在一实施方案中，单元栅极导电图案121可以是字线WL。在一实施方案中，单元栅极绝缘层和单元栅极导电层可以形成在沟槽11中，然后单元栅极绝缘层和单元栅极导电层可以被蚀刻以在沟槽11的下部区域中形成单元栅极绝缘图案126和单元栅极导电图案121。盖图案129可以形成在单元栅极导电图案121上。绝缘层可以填充沟槽11(例如其中已经形成有单元栅极导电图案121)的残留区域或剩余部分，然后可以对绝缘层执行回蚀刻工艺以形成盖图案129(例如填充沟槽11的开口附近的上部)。例如，单元栅极绝缘图案126可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。单元栅极导电图案121可以包括掺杂的半导体材料、导电的金属氮化物、金属和金属-半导体化合物(例如金属硅化物)中的至少一种。盖图案129可以包括硅氮化物层、硅氧本文档来自技高网...

【技术保护点】
一种制造半导体存储器件的方法，该方法包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖所述单元阵列区域并暴露所述外围电路区域的至少一部分的掩模图案；在由所述掩模图案暴露的所述外围电路区域上生长半导体层，使得所述半导体层具有与所述衬底不同的晶格常数；形成覆盖所述单元阵列区域并暴露所述半导体层的缓冲层；形成覆盖所述缓冲层和所述半导体层的导电层；以及图案化所述导电层以在所述单元阵列区域上形成导电线以及在所述外围电路区域上形成栅电极。

【技术特征摘要】
2016.12.02 KR 10-2016-01637571.一种制造半导体存储器件的方法，该方法包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖所述单元阵列区域并暴露所述外围电路区域的至少一部分的掩模图案；在由所述掩模图案暴露的所述外围电路区域上生长半导体层，使得所述半导体层具有与所述衬底不同的晶格常数；形成覆盖所述单元阵列区域并暴露所述半导体层的缓冲层；形成覆盖所述缓冲层和所述半导体层的导电层；以及图案化所述导电层以在所述单元阵列区域上形成导电线以及在所述外围电路区域上形成栅电极。2.根据权利要求1所述的方法，其中所述缓冲层在生长所述半导体层之后形成。3.根据权利要求1所述的方法，其中图案化所述导电层使用所述缓冲层作为蚀刻停止层来进行。4.根据权利要求1所述的方法，其中所述半导体层包括硅锗。5.根据权利要求1所述的方法，还包括在形成所述缓冲层之后并且在形成所述导电层之前在所述半导体层上形成栅极绝缘层。6.根据权利要求1所述的方法，其中：所述外围电路区域包括PMOSFET区域和NMOSFET区域，所述掩模图案覆盖所述NMOSFET区域，并且所述半导体层形成在所述PMOSFET区域上。7.根据权利要求1所述的方法，其中所述缓冲层包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。8.根据权利要求7所述的方法，其中所述缓冲层包括所述硅氧化物层和所述硅氮化物层，所述硅氮化物层在所述硅氧化物层上。9.根据权利要求1所述的方法，其中所述缓冲层比所述掩模图案薄。10.根据权利要求1所述的方法，还包括：在所述掩模图案的形成之前在所述衬底的所述单元阵列区域中形成器件隔离层以限定有源区域；以及形成将每个所述有源区域分成第一掺杂剂区域和第二掺杂剂区域的字线。11.根据权利要求10所述的方法，其中：形成所述字线包括：在所述衬底中形成沟槽；以及在所述沟槽中提供导电材料，其中所述掩模图案填充所述沟槽的上部区域。12.根据权利要求11所述的方法，其中形成所述沟槽包括：在所述衬底上形成沟槽掩模；使用所述沟槽掩模作为蚀刻掩模蚀刻所述衬底的上部；以及去除所述沟槽掩模。13.根据权利要求12所述的方法，还包括在所述字线的形成之后形成填充所述沟槽的上部区域的盖图案，其中：所述盖图案的上部在所述沟槽掩模的去除期间被去除以在所述沟槽中形成凹陷区域，并且所述掩模图案填充所述凹陷区域。14.根据权利要求10所述的方法，还包括形成第一接触，所述第一接触穿透所述缓冲层以将所述第一掺杂剂区域连接到所述导电线。15.根据权利要求...

【专利技术属性】
技术研发人员：李基硕，尹灿植，洪镇宇，金根楠，金桐晤，金奉秀，朴济民，李昊仁，张成豪，郑基旭，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR