自偏压双向ESD保护电路制造技术

所公开的示例提供一种ESD保护电路(100)，该ESD保护电路(100)包括：保护结构(101)，该保护结构(101)响应于受保护节点电压(VPAD)和控制电压信号(VG)在ESD事件期间上升到触发电压(Vt1)以上，选择性地在受保护节点(124)处的第一端子(A1)和参考节点(126)处的第二端子(A2)之间传导电流；以及偏压电路(128)，该偏压电路(128)被配置为以对应于第一端子(A1)的第一电压(VPAD)和第二端子(A2)的第二电压(VREF)中的较高电压的控制电压(VG)对保护结构控制端子(G)加偏压，以控制ESD保护结构(101)的触发电压(Vt1)，从而在正常操作期间保持ESD保护结构断开。

【技术实现步骤摘要】
自偏压双向ESD保护电路
技术介绍
静电放电(ESD)保护电路使用通过ESD事件触发的箝位器(clamp)安全地使受保护焊盘或节点放电。双向(Dualdirection)或双向(bidirectional)箝位电路为正ESD电压和负ESD电压提供保护，同时允许信号在正常操作期间进行正负摆动。在许多应用中采用双向ESD保护。例如，双向ESD保护适用于音频信号输入、接口和电平转换器。使用深n阱等在CMOS工艺中实施为双向开关二极管或其它晶体闸流管的ESD箝位器通常具有高阈值或触发电压(triggervoltage)，并且因此对于保护低电压电路是具有挑战性的。通过使用多晶硅栅极可降低具有p+/n-阱结击穿方案的双向箝位器的触发电压，以提高ESD箝位器效率。当向栅极提供适当的偏压时，可防止沟道泄漏，从而在正常操作期间保持箝位电路断开。对于使用p+/n-阱结击穿触发ESD保护的箝位电路中的PMOS栅极结构，在正常操作期间对栅极加偏压为高于PMOS阈值电压。然而，在负电压施加到受保护焊盘的正常操作期间，在正供电轨处对箝位电路栅极加偏压可引起栅极氧化物完整性(GOI)问题。供选择地，两个单独的单向电路可用于用正信令和负信令保护每个节点。然而，这样的做法将可能增加集成电路(IC)的管芯大小。
技术实现思路
所公开的示例提供一种双向ESD保护电路，该双向ESD保护电路包括保护结构或箝位部件，以响应于受保护节点电压和控制电压信号在ESD事件期间上升到触发电压以上，选择性地在受保护节点处的第一端子和参考节点处的第二端子之间传导电流。偏压电路以对应于第一端子的第一电压和第二端子的第二电压中的较高电压的控制电压对栅极或其它保护结构控制端子加偏压，以控制触发电压，从而在正常操作期间保持ESD保护结构断开。在某些实施例中，使用多路复用器，以选择性地施加第一电压或第二电压作为偏压控制信号，例如，使用具有用于自偏压(self-biasing)的交叉耦接的栅极和漏极的两个PMOS晶体管，并且使用自选择(self-selecting)多路复用器。附图说明图1是示意性地示出ESD保护电路的局部截面侧视图，ESD保护电路包括自偏压双向ESD保护电路和偏压电路，自偏压双向ESD保护电路实施三端双向可控硅开关(triac)，偏压电路包括多路复用器。图2是示出图1的电路中的多路复用器的双PMOS晶体管实施方式的示意图。图3是示出用于栅控(gated)和非栅控双向保护结构的触发电压的作为受保护节点电压的函数的电流的曲线图。图4是作为图1的双向ESD保护电路的受保护节点电压的函数的栅极控制电压的曲线图。图5是正常操作期间作为时间的函数的受保护节点电压和栅极控制电压的曲线图，其中时变受保护节点电压的幅度低于ESD保护结构触发电压。图6是具有向偏压电路多路复用器提供选择信号的比较器的另一个自偏压双向ESD保护电路实施例的局部示意图。图7是包括图1的自偏压双向ESD保护电路以保护连接到受保护节点的主(host)电路的集成电路的示意图。图8是包括图6的自偏压双向ESD保护电路以保护主电路的另一个集成电路实施例的示意图。图9是示意性地示出包括自偏压双向ESD保护电路和偏压电路的对称2指状物ESD保护电路的局部截面侧视图，自偏压双向ESD保护电路实施三端双向可控硅开关。图10是示意性地示出包括自偏压双向ESD保护电路和偏压电路的对称四指状物ESD保护电路的局部截面侧视图，自偏压双向ESD保护电路实施三端双向可控硅开关。图11是示意性地示出包括自偏压双向ESD保护电路和偏压电路的替代性的对称2指状物ESD保护电路的局部截面侧视图，自偏压双向ESD保护电路实施三端双向可控硅开关。图12是示意性地示出图9的对称2指状物ESD保护电路中的从焊盘到接地的正ESD应力放电电流路径的局部截面侧视图。图13是示意性地示出图9的对称2指状物ESD保护电路中的从接地到焊盘的负ESD应力放电电流路径的局部截面侧视图。具体实施方式在附图中，相似的附图标记在全文中指的是相似的元件，并且各种特征不一定按比例绘制。在以下讨论中和在权利要求中，术语“包括(including)”、“包括(includes)”、“具有(having)”，“具有(has)”、“具有(with)”或其变体旨在以类似于术语“包括(comprising)”的方式为包含性的，并且因此应被解释为意味着“包括但不限于...”。再者，术语“耦接(couple)”或“耦接(couples)”旨在包括间接或直接的电或机械连接或其组合。例如，如果第一设备耦接到第二设备或与第二设备耦接，则该连接可通过直接电连接，或通过经由一个或更多个中间设备和连接的间接电连接。在制造、组装、测试期间或在给定应用中的正常操作期间，集成电路可通过ESD事件被损坏。可通过在IC的一个或更多个引脚、焊盘或端子处引起高电压的IC与带电体(例如，人)的接触启动ESD事件。当电荷量超过通过IC的导电路径的能力时，ESD事件可通过热逸溃和形成的结短路和/或引起金属氧化物半导体(MOS)电路中的栅极结短路的电介质击穿，损坏IC的主电路。可在IC中提供所公开的ESD保护电路，以在受保护焊盘或节点与参考节点之间使ESD电流分流。受保护焊盘可为在正常操作期间用于将音频信号或正电压或负电压的其它时变信号传送到IC的I/O连接件。由于施加到受保护焊盘的正常时变信号导致的ESD保护电路的假触发是不期望的。而且，期望提供合理的低触发电压或阈值电压以快速导通ESD保护结构，从而保护IC的主电路免受过量正ESD电压或负ESD电压的影响。如本文所描述的，ESD应力事件可被理解为包括I/O或功率焊盘或产生高于正常供应给焊盘(例如，高于VDD或低于负供电轨)的电压的升高的电压(例如，相对于VSS或其它电压参考节点)的电路的其它外部可访问节点上的事件，或除非被ESD保护电路衰减否则可给电路部件加应力或使电路部件退化的其它ESD事件。例如，ESD应力事件可包括在测试人体模型(HBM类0、1A、1B、1C、2、3A和3B)、充电设备模型(CDM类C1、C2、C3、C4、C5和C6)，以及机器模型(MM类M1、M2、M3和M4)的ESD抗干扰性分类中使用的事件。人体模型由于来自人类的放电而模拟ESD，并且HBM分类的各个级别通常用于描述ESD应力事件。当带电设备与导电材料接触时，CDM模拟带电设备的放电，并且MM表示从对象到部件的放电。许多IC包括主电路，该主电路可被向一个或更多个IC端子(例如，引脚、焊盘)递送高电压的ESD事件损坏。图1示出包括在半导体衬底102(诸如硅)上和/或半导体衬底102(诸如硅)中制备的双向ESD保护结构101和多路复用器偏压电路128的示例ESD保护电路100。在某些实施例中，偏压电路128选择性地将与保护结构101的第一端子A1或第二端子A2相关联的电压作为偏压控制信号或控制电压信号VG施加到控制端子或栅极结构G。在图2所示的一个示例中，偏压电路128包括具有用于自偏压以实施自选择多路复用器的交叉耦接的栅极和漏极的两个PMOS晶体管P1和PMOS晶体管P2。在其它示例中，多路复用器128输出选择由比较器电路600控制，如下面图6和图8所示。在某些示例中，偏压电路12本文档来自技高网...

【技术保护点】
一种静电放电保护电路即ESD保护电路(100)，包括：双向ESD保护结构(101)，所述双向ESD保护结构(101)包括连接到受保护节点(124)的第一保护结构端子(A1)、连接到参考节点(126)的第二保护结构端子(A2)，以及控制端子(G)；以及偏压电路(128)，所述偏压电路(128)以对应于所述第一保护结构端子(A1)的第一电压(VPAD)和所述第二保护结构端子(A2)的第二电压(VREF)中的较高电压的电压(VG)对所述控制端子(G)加偏压。

【技术特征摘要】
2016.11.23 US 15/359,8331.一种静电放电保护电路即ESD保护电路(100)，包括：双向ESD保护结构(101)，所述双向ESD保护结构(101)包括连接到受保护节点(124)的第一保护结构端子(A1)、连接到参考节点(126)的第二保护结构端子(A2)，以及控制端子(G)；以及偏压电路(128)，所述偏压电路(128)以对应于所述第一保护结构端子(A1)的第一电压(VPAD)和所述第二保护结构端子(A2)的第二电压(VREF)中的较高电压的电压(VG)对所述控制端子(G)加偏压。2.根据权利要求1所述的ESD保护电路(100)，其中所述ESD保护结构(101)是三端双向可控硅开关(101a)。3.根据权利要求1所述的ESD保护电路(100)，其中所述双向ESD保护结构(101)包括：第一p掺杂区域(106)，所述第一p掺杂区域(106)在衬底(102)中；第一n+区域(116-1)和第一p+区域(114-1)，所述第一n+区域(116-1)和所述第一p+区域(114-1)形成在所述第一p掺杂区域(106)中，以限定电连接到所述第一保护结构端子(A1)的第一触点；第二p掺杂区域(110)，所述第二p掺杂区域(110)与所述衬底(102)中的所述第一p掺杂区域(106)横向间隔开；第二n+区域(116-2)和第二p+区域(114-2)，所述第二n+区域(116-2)和所述第二p+区域(114-2)形成在所述第二p掺杂区域(110)中，以限定电连接到所述第二保护结构端子(A2)的第二触点；第一n阱(104)，所述第一n阱(104)横向设置在所述衬底(102)中的所述第一p掺杂区域(106)和所述第二p掺杂区域(110)之间；深n阱(108)，所述深n阱(108)在所述第一p掺杂区域(106)下方形成在所述衬底(102)中，并且邻近所述第一n阱(104)的至少一部分，以隔离所述第一触点和所述第二触点；第三p+区域(114-3)，所述第三p+区域(114-3)横向设置在所述衬底(102)中的所述第一n+区域(116-1)和所述第一n阱(104)之间；第四p+区域(114-4)，所述第四p+区域(114-4)横向设置在所述衬底(102)中的所述第二n+区域(116-2)和所述第一n阱(104)之间；以及栅极结构(118、120、122)，所述栅极结构(118、120、122)形成在所述第三p+区域(114-3)和所述第四p+区域(114-4)之间的所述第一n阱(104)的沟道区域上方，以限定电连接到所述控制端子(G)的栅极触点。4.根据权利要求3所述的ESD保护电路(100)，还包括横向设置在所述第一n+区域(116-1)和所述第三p+区域(114-3)之间的第一隔离结构(112)；横向设置在所述第一n+区域(116-1)和所述第一p+区域(114-1)之间的第二隔离结构(112)；横向设置在所述第二n+区域(116-2)和所述第四p+区域(114-4)之间的第三隔离结构(112)；以及横向设置在所述第二n+区域(116-2)和所述第二p+区域(114-2)之间的第四隔离结构(112)。5.根据权利要求3所述的ESD保护电路(100)，还包括在所述第一n阱(104)的上部与所述第三p+区域(114-3)和所述第四p+区域(114-4)中的一个之间的轻掺杂p区域(115)。6.根据权利要求1所述的ESD保护电路(100)，其中所述偏压电路(128)是多路复用器(128)，所述多路复用器(128)包括连接到所述受保护节点(124)的第一输入端子(A)、连接到所述参考节点(126)的第二输入端子(B)，以及连接到所述控制端子(G)的输出端(Y)，所述多路复用器(128)被配置为当所述第一电压(VPAD)大于所述第二电压(VREF)时以第一模式将所述输出端(Y)连接到所述第一输入端子(A)，并且当所述第一电压(VPAD)小于所述第二电压(VREF)时以第二模式将所述输出端(Y)连接到所述第二输入端子(B)。7.根据权利要求6所述的ESD保护电路(100)，其中所述多路复用器(128)包括：第一PMOS晶体管(P1)，所述第一PMOS晶体管(P1)包括连接到所述控制端子(G)的第一源极、连接到所述受保护节点(124)的第一漏极，以及连接到所述参考节点(126)的第一栅极；以及第二PMOS晶体管(P2)，所述第二PMOS晶体管(P2)包括连接到所述控制端子(G)的第二源极、连接到所述参考节点(126)的第二漏极，以及连接到所述受保护节点(124)的第二栅极。8.根据权利要求1所述的ESD保护电路(100)，其中所述多路复用器(128)包括：第一PMOS晶体管(P1)，所述第一PMOS晶体管(P1)包括连接到所述控制端子(G)的第一源极、连接到所述受保护节点(124)的第一漏极，以及连接到所述参考节点(126)的第一栅极；以及第二PMOS晶体管(P2)，所述第二PMOS晶体管(P2)包括连接到所述控制端子(G)的第二源极、连接到所述参考节点(126)的第二漏极，以及连接到所述受保护节点(124)的第二栅极。9.一种集成电路即IC(700)，包括：焊盘(125)，所述焊盘(125)连接到受保护节点(124)；主电路(701)，所述主电路(701)连接到所述焊盘(125)以从外部电路(710)接收电压信号(VPAD)；双向ESD保护结构(101)，所述双向ESD保护结构(101)连接在所述受保护节点(124)和参考节点(126)之间；以及偏压电路(128)，所述偏压电路(128)以对应于所述受保护节点(124)的第一电压(VPAD)和所述参考节点(126)的第二电压(VREF)中的较高电压的电压(VG)对所述双向ESD保护结构(101)的控制端子(G)加偏压。10.根据权利要求9所述的IC(700)，其中所述双向ESD保护结构(101)包括：第一保护结构端子(A1)，所述第一保护结构端子(A1)连接到所述受保护节点(124)；第二保护结构端子(A2)，所述第二保护结构端子(A2)连接到所述参考节点(126)；第一p掺杂区域(106)，所述第一p掺杂区域(106)在衬底(102)中；第一n+区域(116-1)和第一p+区域(114-1)，所述第一n+区域(116-1)和所述第一p+区域(114-1)形成在所述第一p掺杂区域(106)中，以限定电连接到所述第一保护结构端子(A1)的第一触点；第二p掺杂区域(110)，所述第二p掺杂区域(110)与所述衬底(102)中的所述第一p掺杂区域(106)横向间隔开；第二n+区域(116-2)和第二p+区域(114-2)，所述第二n+区域(116-2)和所述第二p+区域(114-2)形成在所述第二p掺杂区域(110)中，以限定电连接到所述第二保护结构端子(A2)的第二触点；第一n阱(104)，所述第一n阱(104)横向设置在所述衬底(102)中的所述第一p掺杂区域(106...

【专利技术属性】
技术研发人员：A·加莱拉诺，A·M·康坎农，K·P·M·拉贾戈帕，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US