制造半导体封装的方法技术

一种制造半导体封装的方法包括：在支撑衬底上形成初步封装，所述初步封装包括连接衬底、半导体芯片、以及位于所述连接衬底及所述半导体芯片上的模制图案；在所述模制图案上形成缓冲图案；以及在所述缓冲图案上形成载体衬底，所述载体衬底包括与所述缓冲图案接触的第一部分及与所述模制图案接触的第二部分。

Method of manufacturing semiconductor packaging

A method of manufacturing a semiconductor package includes: forming preliminary package on a supporting substrate, wherein the initial package includes a connection substrate, a semiconductor chip, and is located in the connection pattern molded substrate and the semiconductor chip; forming a buffer pattern in the molding pattern; and forming a carrier substrate in the buffer pattern on the carrier substrate includes a first portion in contact with the buffer pattern and second in contact with the molded part of the pattern.

【技术实现步骤摘要】
制造半导体封装的方法[相关申请的交叉参考]本申请基于35U.S.C.§119主张在2016年9月13日在韩国知识产权局提出申请的韩国专利申请第10-2016-0117915号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
本专利技术的示例性实施例涉及制造半导体封装的方法，更具体来说，涉及形成及移除载体衬底的方法。
技术介绍
半导体封装可通过将半导体芯片安装在印刷电路板衬底上以及通过例如打线结合或凸块将半导体芯片电连接到印刷电路板衬底来制造。由于随着电子产业的发展，对功能强、速度较快、且较小的电子组件的需求增大，因而已出现其中将多个半导体芯片堆叠在单个封装衬底上的安装方法或将封装彼此堆叠的方法。
技术实现思路
根据本专利技术概念的示例性实施例，一种制造半导体封装的方法可包括：在支撑衬底上形成初步封装，所述初步封装包括连接衬底、半导体芯片、以及位于所述连接衬底及所述半导体芯片上的模制图案；在所述模制图案上形成缓冲图案；以及在所述缓冲图案及所述模制图案上形成载体衬底，所述载体衬底包括与所述缓冲图案接触的第一部分及与所述模制图案接触的第二部分。根据本专利技术概念的示例性实施例，一种制造半导体封装的方法可包括：提供初步封装，所述初步封装包括连接衬底、半导体芯片及模制图案；在所述模制图案的第一部分上提供缓冲图案，所述缓冲图案暴露出所述模制图案的第二部分的上表面；在所述缓冲图案及所述模制图案上提供载体衬底，所述载体衬底接触所述模制图案的所述第二部分的所述上表面；以及移除所述模制图案的所述第二部分，以将所述载体衬底自所述模制图案分开。根据本专利技术概念的示例性实施例，一种制造半导体封装的方法可包括：在支撑衬底上形成封装，所述封装包括：连接衬底，所述连接衬底包括暴露出所述支撑衬底的多个开口；分别位于所述多个开口中的各个开口中的多个半导体芯片；以及模制图案，覆盖所述支撑衬底及所述多个半导体芯片；在所述封装上形成缓冲图案，所述缓冲图案暴露出所述模制图案；以及在所述缓冲图案及所述模制图案上形成载体衬底，所述载体衬底与所述缓冲图案的上表面及所述暴露出的模制图案的上表面接触。根据本专利技术概念的示例性实施例，一种制造半导体封装的方法可包括：在支撑衬底上提供连接衬底，其中所述连接衬底具有多个开口。可在所述支撑衬底上以及所述连接衬底的所述多个开口中的每一个开口中配置半导体芯片。可将模制图案形成为覆盖每一所述半导体芯片的上表面及所述连接衬底的上表面。可在所述模制图案上将载体衬底配置成使得在每一所述半导体芯片的所述上表面及所述连接衬底的所述上表面之上延伸。所述载体衬底可在每一所述半导体芯片的所述上表面之上的区处与所述模制图案间隔开，且可在所述连接衬底的所述上表面之上的区处粘合到所述模制图案。在如上所述配置所述载体衬底之后，可移除所述支撑衬底。附图说明图1A、图2A及图3A是说明根据示例性实施例的制造半导体封装的方法的俯视图。图1B至图1E、图2B至图2E、图3B及图4是说明根据示例性实施例的制造半导体封装的方法的剖视图。图5A及图5B是说明根据示例性实施例的移除载体衬底的工艺的剖视图。图5C是说明根据示例性实施例的移除载体衬底的第一移除工艺的剖视图。图6A、图7A及图8A是说明根据示例性实施例的制造半导体封装的方法的俯视图。图6B是沿图6A中的线I-I'截取的剖视图。图6C是说明根据示例性实施例的初步封装的剖视图。图7B及图8B分别是沿图7A及图8A中的线I-I'截取的剖视图。图9A及图9C是说明根据示例性实施例的制造半导体封装的方法的剖视图。图9B是说明图9A中的区II的放大图。图10A及图11A是说明根据示例性实施例的制造半导体封装的方法的俯视图。图10B及图11B分别是沿图10A及图11A中的线I-I'截取的剖视图。图12A及图12B是说明根据示例性实施例的初步封装的俯视图。图13是说明根据示例性实施例的载体衬底的剖视图。具体实施方式现将参照附图来更充分地阐述各种示例性实施例，在附图中示出一些示例性实施例。然而，本文所述的概念可实施为许多替代形式且不应被视为仅限于本文所述示例性实施例。图1A、图2A及图3A是说明根据示例性实施例的制造半导体封装的方法的俯视图。图1B至图1E、图2B至图2E、图3B及图4是说明根据示例性实施例的制造半导体封装的方法的剖视图。图1B至图1E是沿图1A中的线I-I'截取的剖视图。图2B至图2E是沿图2A中的线I-I'截取的剖视图。图3B是沿图3A中的线I-I'截取的剖视图。参照图1A及图1B，可在支撑衬底100上形成初步封装P。初步封装P可以面板级别形成。初步封装P可包括连接衬底200、第一半导体芯片300及模制图案400。当在俯视图中观察时，初步封装P可包括多个第一区R1及第二区R2。初步封装P的第一区R1可设置在初步封装P的中心区中。初步封装P的第二区R2可设置在初步封装P的边缘区中且可环绕第一区R1。连接衬底200可设置在支撑衬底100上。连接衬底200可通过粘合层110贴合在支撑衬底100上。作为实例，连接衬底200可包括印刷电路板(printedcircuitboard，PCB)衬底。连接衬底200可包括基底层210及导电构件220。基底层210可包含非导电材料。在实施例中，基底层210可包含硅酮系材料、聚合物等或其任意组合。可在基底层210中设置导电构件220。导电构件220可包括第一垫221、配线图案222、通路223及第二垫224。第一垫221可设置在连接衬底200的下表面200b上。通路223可穿透基底层210。配线图案222可设置在基底层210之间且可直接连接至通路223。第二垫224可设置在连接衬底200的上表面200a上且可连接至通路223中的至少一个。第二垫224可不在第三方向D3上与第一垫221对准。第三方向D3可为与连接衬底200的下表面200b垂直的方向。第一方向D1及第二方向D2可平行于连接衬底200的下表面200b。第一方向D1可正交於第二方向D2。导电构件220可包含例如铜、铝、镍等金属、或其合金。可在连接衬底200中形成开口250。开口250可暴露出支撑衬底100。第一半导体芯片300可设置在支撑衬底100上。第一半导体芯片300可分别设置在初步封装P的第一区R1中。第一半导体芯片300可分别设置在连接衬底200的开口250中。连接衬底200可环绕各自的第一半导体芯片300。可在半导体芯片300中的每一个的下表面300b上设置芯片垫350。模制图案400可形成在连接衬底200的上表面200a上及第一半导体芯片300的上表面300a上。模制图案400可在连接衬底200与第一半导体芯片300之间的空隙中延伸或填充连接衬底200与第一半导体芯片300之间的空隙。模制图案400可包含软材料，例如绝缘聚合物。模制图案400可利用例如聚合物片材形成。在一些实施例中，模制图案400可包括增层膜或层叠的多个层(laminatedmultiplelayer)。模制图案400可包括第一部分410及第二部分420。当在俯视图中观察时，模制图案400的第一部分410可设置在初步封装P的中心区上且可与所述多个第一区R1重叠。当在俯视图中观察时，模制图案400的第二部分420可与第二区R2重本文档来自技高网...

【技术保护点】
一种制造半导体封装的方法，其特征在于，所述方法包括：在支撑衬底上形成初步封装，所述初步封装包括连接衬底、半导体芯片、以及位于所述连接衬底及所述半导体芯片上的模制图案；在所述模制图案上形成缓冲图案；以及在所述缓冲图案及所述模制图案上形成载体衬底，所述载体衬底包括与所述缓冲图案接触的第一部分及与所述模制图案接触的第二部分。

【技术特征摘要】
2016.09.13 KR 10-2016-01179151.一种制造半导体封装的方法，其特征在于，所述方法包括：在支撑衬底上形成初步封装，所述初步封装包括连接衬底、半导体芯片、以及位于所述连接衬底及所述半导体芯片上的模制图案；在所述模制图案上形成缓冲图案；以及在所述缓冲图案及所述模制图案上形成载体衬底，所述载体衬底包括与所述缓冲图案接触的第一部分及与所述模制图案接触的第二部分。2.根据权利要求1所述的方法，其特征在于，所述缓冲图案包括非粘性材料。3.根据权利要求1所述的方法，其特征在于，进一步包括移除所述载体衬底，其中移除所述载体衬底包括：第一移除工艺，通过对所述载体衬底执行锯切工艺来移除所述载体衬底的所述第二部分；以及第二移除工艺，将所述载体衬底从所述缓冲图案分离。4.根据权利要求3所述的方法，其特征在于，进一步包括：移除所述支撑衬底，以暴露出所述初步封装的下表面；以及在所述初步封装的所述下表面上形成重布线衬底，其中移除所述载体衬底是在形成所述重布线衬底之后执行。5.根据权利要求4所述的方法，其特征在于，所述重布线衬底包括绝缘图案及重布线图案。6.根据权利要求5所述的方法，其特征在于，所述重布线图案电连接到所述半导体芯片及所述连接衬底。7.根据权利要求1所述的方法，其特征在于，在俯视图中，所述载体衬底的所述第二部分与所述初步封装的边缘区重叠。8.一种制造半导体封装的方法，其特征在于，所述方法包括：提供初步封装，所述初步封装包括连接衬底、半导体芯片及模制图案；在所述模制图案的第一部分上提供缓冲图案，所述缓冲图案暴露出所述模制图案的第二部分的上表面；在所述缓冲图案及所述模制图案上提供载体衬底，所述载体衬底接触所述模制图案的所述第二部分的所述上表面；以及移除所述模制图案的所述第二部分，以将所述载体衬底自所述模制图案分开。9.根据权利要求8所述的方法，其特征在于，所述载体衬底通过所述模制图案的所述第二部分贴合到所述初步封装。10.根据权利要求8所述的方法，其特征在于，进一步包括：在将所述载体衬底分开之后，从所述初步封装移除所述载体衬底。11.根据权利要求10所述的方法，其特征在于，进一步包括：在移除所述载体衬底之后，将上部封装设置在所述模制图案上，其中所述连接衬底包括基础层及位于所述基础层中的导电构件，且其中所述上部封装电连接到所述导电构件。12.根据权利要求8所述的方法，其特征在于，所述模制图案的所述第二部分设置在所述初步封装的边缘区中。13.根据权利要求8所述的方法，其特征在于，移除所述模制图案的所述第二部分包括锯切所述载体衬底及所述初步封装，以使所述模制图案的所述第二部分从所述模制图案的所述第一部分分离。14.根据权利要求8所述的方法，其特征在于，移除所述模制...

【专利技术属性】
技术研发人员：金庆焕，姜泰寓，朴炳律，全炯俊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR