n沟道DEMOS器件制造技术

一种n沟道DEMOS器件包括在掺杂表面层(115)内形成的限定长度方向和宽度方向的p阱指形件(1201)。包括源极(126)的第一n阱(125a)在p阱指形件的一侧上，并且在p阱指形件的相对侧上的第二n阱(125b)包括漏极(136)。栅极堆叠在源极和漏极之间的p阱指形件(1201)的沟道区(120a)上方。场介电层(111)在限定第一有源区(140)的表面层上，该第一有源区(140)包括第一有源区边界(其包括沿着宽度方向的WD边界(140a1))，在该第一有源区边界之中具有沟道区(120a)。第一p型层(161)在第一有源区(140)的外部，与WD边界相距至少第一最小距离，并且第二p型层(162)被较少地掺杂并且比第一最小距离更接近WD边界。

N channel DEMOS device

A n channel DEMOS device includes a P well shaped finger (1201) formed in a doped surface layer (115) with a defined length direction and a width direction. The first N well (125A) including the source (126) is on one side of the P well, and the second n trap (125b) on the opposite side of the P trap consists of drain (136). The gate is stacked over the trench (120a) of the P trap finger (1201) between the source and drain. A dielectric layer (111) in defining a first active region (140) of the surface layer, the first active region (140) includes a first active region (including the boundary along the width direction of the boundary WD (140a1)), with a channel region in the boundary of the first active area (120a). The first p layer (161) is at least the first minimum distance from the WD boundary outside the first active region (140), and the second P type layer (162) is less doped and is closer to the WD boundary than the first minimum distance.

【技术实现步骤摘要】
n沟道DEMOS器件
所公开的实施例涉及n沟道漏极延伸金属氧化物半导体(DEMOS)器件。
技术介绍
可以使用n沟道或p沟道DEMOS结构来制造功率半导体器件。DEMOS器件通过在器件的漏极和沟道之间添加p型漏极漂移区来延伸器件的n+漏极，从而捕获该区域而不是沟道区中的大部分电场，因此，在该区域而不是沟道区中具有热载流子效应，由此增加热载流子可靠性。DEMOS器件可具有对称漏极结构或不对称漏极结构。
技术实现思路
提供本
技术实现思路
以简化的形式介绍所公开概念的简要选择，这些概念在下面包括所提供的附图的具体实施方式中作进一步描述。本
技术实现思路
并非旨在限制所要求保护的主体范围。所公开的实施例认识到，对于包括至少一个p阱指形件的传统n沟道漏极延伸金属氧化物半导体(DENMOS)器件，在与场电介质的宽度方向上的有源区边界(WD边界)邻近的p阱指形件末端处添加额外p型层能够帮助防止高Ioff泄漏。然而，这种额外p型层可产生冲击电离泄漏，导致在具有高背栅偏置电平的导通状态下的晶体管迁移。相反，所公开的DENMOS器件在邻近WD边界的p阱指形件末端处包括多个额外p型层，这些额外p型层在与WD边界相距第一最小距离处包括与较低掺杂的第二p型层相比较高掺杂的第一p型层，该第二p型层比第一p型层更接近WD边界，在一个实施例中包括第二p型层处于WD边界上方(且进入有源区)。从有源区后方间隔开(或凹陷)的第一p型层降低了在具有高背栅偏置电平的导通状态下的冲击电离，并且更接近或延伸到有源区内的第二p型层有助于防止p阱指形件末端处的过多Ioff。附图说明现在将参考附图，这些附图不一定按比例绘制，其中：图1是描述根据示例实施例的包括示例DENMOS器件的集成电路(IC)的俯视图，该DENMOS器件在邻近WD边界的p阱指形件末端处包括多个额外p型层，并且示出了更远离WD边界的较高掺杂的第一p型层和更接近WD边界或在WD边界上方的较低掺杂的第二p型层。图2A是图1中所示的DENMOS器件的横截面图，其沿着p阱宽度方向围绕有源区/场电介质边界在p阱长度方向上切割。图2B是图1中所示的DENMOS器件的横截面图，其围绕p阱指形件的中心在p阱宽度方向上切割，以示出栅电极下方的栅极电介质。图3是根据示例实施例的示例DENMOS指形件末端布局，示出了在邻近WD边界的p阱指形件末端处包括较高掺杂的第一p型层和较低掺杂的第二p型层的指形件末端。图4是示出根据示例实施例用于形成包括指形件末端的DEMOS器件的示例方法的步骤的流程图，其中该指形件末端在邻近WD边界的p阱指形件末端处包括较高掺杂的第一p型层和较低掺杂的第二p型层。图5示出所测量的瞬时泄漏数据，其将具有已知p阱指形件设计的DENMOS器件和在邻近WD边界的p阱指形件末端处具有较高掺杂的第一p型层和较低掺杂的第二p型层的所公开的DENMOS器件进行比较。图6示出具有已知p阱指形件设计的DENMOS器件和在邻近WD边界的p阱指形件末端处包括较高掺杂的第一p型层和较低掺杂的第二p型层的DENMOS器件的所测量的DENMOS低温峰值瞬时泄漏和Ron迁移数据。图7示出所测量的DENMOS关断(Off)泄漏和BVdss特征，包括针对具有从WD边界凹陷的所公开的较高掺杂的第一p型层和比第一p型层更接近WD边界(在这种情况下还是在WD边界上方)的较低掺杂的第二p型层的DENMOS器件(被示出为“修改的布局”)和针对具有接近WD边界的单个p型层的DENMOS器件n阱指形件设计(被示出为“(采用)VTN拉回的布局”)。这些相应的DENMOS器件的BVdss和Ioff特征被示出为不具有显著差异。具体实施方式参考附图对示例实施例进行了描述，其中相同的附图标记用于表示类似的或等同的元件。行为或事件的图示顺序不应当被认为是限制性的，因为一些行为或事件可以与其他行为或事件以不同的顺序发生和/或同时发生。此外，一些图示的行为或事件可能是实施根据本公开的方法所不需要的。此外，在没有进一步限定的情况下，本文中所使用的术语“耦接到”或“耦接”(等)旨在描述间接或直接的电连接。因此，如果第一器件“耦接”到第二器件，则该连接可通过直接电连接来实现，其中通路中仅存在寄生效应，或经由包括其他器件和连接件的中介物件通过间接电连接来实现。对于间接耦接，中介物件一般不修改信号的信息，但是可能调整它的电流水平、电压水平和/或功率水平。图1是根据示例实施例的包括示例DENMOS器件100的IC150的俯视图，该DENMOS器件在邻近WD边界的p阱指形件末端处包括多个额外p型层，该图示出了沿着p阱宽度方向更远离第一有源区边界(WD边界)140a1的较高掺杂的第一p型层161以及更接近WD边界140a1或在WD边界140a1上方的较低掺杂的第二p型层162。尽管被示出在IC150上，但是DENMOS器件100也可以被实施为分立管芯(discretedie)。被示出为在DENMOS器件100的右边的区域通常包括被配置在一起以提供电路功能的多个其他晶体管以及电阻器和电容器。第一有源区被示出为140a。因此，第一p型层161被从有源区诸如第一有源区140a后方间隔开，以降低具有高背栅偏置的导通状态下的冲击电离，并且第二p型层162更接近有源区或延伸到有源区，以有助于防止p阱指形件末端处的过多Ioff。DENMOS器件100被示出为具有对称的漏极栅极结构(对于源极和漏极具有对称结构)，但是这并不是必需的，因为所公开的实施例也适用于不对称漏极设计。另外，尽管p阱指形件1201和1202被示出为是长方形的，但是p阱指形件可具有其他的形状，诸如具有圆角。此外，尽管p型掺杂剂通常被描述为是硼，但是p型掺杂剂通常还可以是铟。IC150包括衬底105，该衬底具有在其上的掺杂表面层115。衬底105可以是也提供表面层115的体衬底材料(bulksubstratematerial)(例如，硅)，或者表面层115可以是包括体衬底材料的衬底上的外延层。衬底105和/或表面层115可以包括硅、硅-锗或其他半导体材料。衬底105和表面层115均可以是n型或p型的，其中一个特定实施例是p型衬底105和p型表面层115(其为外延层)。尽管DENMOS器件100被示出具有两个(2个)p阱指形件1201、1202，但是更一般地，DENMOS器件100可具有单个p阱指形件或多于2个p阱指形件。p阱指形件1201、1202限定p阱长度方向和较小的p阱宽度方向。p阱指形件1201、1202具有p阱掺杂并且通常通过离子注入被形成在表面层115内。对应于1×1013cm-2注入剂量的近似5×1015cm-3至1×1017cm-3的p阱掺杂水平可以用于形成p阱指形件。p阱指形件1201、1202被示出在n阱之间。p阱指形件1201被示出在第一n阱125a与第二n阱125b之间。p阱指形件1202被示出在第二n阱125b与第三n阱125c之间。n+源极(S)126被示出在第一n阱125a中并且n+漏极(D)136被示出在第二n阱125b中。栅极堆叠在p阱指形件1201、1202的沟道区120a的上方，包括在S126与D136之间的p阱指形件1201的上方。该栅极堆叠包括栅极介电层和在栅极介电层上的图本文档来自技高网...

【技术保护点】
一种制造具有n沟道漏极延伸金属氧化物半导体器件即n沟道DENMOS器件的集成电路即IC的方法，其包括：提供衬底，所述衬底具有在其上的掺杂表面层；形成限定长度方向和宽度方向的至少一个p阱指形件，其在包括沟道区的所述表面层内具有p阱掺杂；在所述p阱指形件的一侧上形成第一n阱，并且在所述p阱指形件的相对侧上形成第二n阱；在限定第一有源区的所述表面层的一部分上形成场介电层，所述第一有源区具有第一有源区边界，所述第一有源区边界包括沿着所述宽度方向的WD边界，在所述第一有源区边界之中具有所述沟道区；在所述沟道区上方形成栅极堆叠，所述栅极堆叠包括栅极介电层和在所述栅极介电层上的图案化栅电极；植入所述p阱指形件以形成第一p型层，所述第一p型层在所述第一有源区外部被掺杂第一掺杂水平，并且与所述WD边界相距至少第一最小距离；植入所述p阱指形件以形成第二p型层，所述第二p型层被掺杂小于所述第一掺杂水平的第二掺杂水平并且具有比所述第一最小距离更接近所述WD边界的第二最小距离，以及在所述第一n阱内形成n+源极并且在所述第二n阱内形成n+漏极。

【技术特征摘要】
2016.04.21 US 15/135,1171.一种制造具有n沟道漏极延伸金属氧化物半导体器件即n沟道DENMOS器件的集成电路即IC的方法，其包括：提供衬底，所述衬底具有在其上的掺杂表面层；形成限定长度方向和宽度方向的至少一个p阱指形件，其在包括沟道区的所述表面层内具有p阱掺杂；在所述p阱指形件的一侧上形成第一n阱，并且在所述p阱指形件的相对侧上形成第二n阱；在限定第一有源区的所述表面层的一部分上形成场介电层，所述第一有源区具有第一有源区边界，所述第一有源区边界包括沿着所述宽度方向的WD边界，在所述第一有源区边界之中具有所述沟道区；在所述沟道区上方形成栅极堆叠，所述栅极堆叠包括栅极介电层和在所述栅极介电层上的图案化栅电极；植入所述p阱指形件以形成第一p型层，所述第一p型层在所述第一有源区外部被掺杂第一掺杂水平，并且与所述WD边界相距至少第一最小距离；植入所述p阱指形件以形成第二p型层，所述第二p型层被掺杂小于所述第一掺杂水平的第二掺杂水平并且具有比所述第一最小距离更接近所述WD边界的第二最小距离，以及在所述第一n阱内形成n+源极并且在所述第二n阱内形成n+漏极。2.根据权利要求1所述的方法，其中所述第一p型层与所述WD边界相距至少0.5μm，并且其中所述第二最小距离是零，以使得所述第二p型层在所述WD边界上方并且延伸到所述第一有源区内。3.根据权利要求1所述的方法，其中所述场介电层是通过硅局部氧化工艺即LOCOS工艺形成的。4.根据权利要求1所述的方法，其中所述第一p型层和所述第二p型层均在形成所述场介电层之后形成。5.根据权利要求1所述的方法，其中所述至少一个p阱指形件包括多个所述p阱指形件。6.根据权利要求1所述的方法，其中所述第一掺杂水平是所述第一掺杂水平的至少2倍。7.一种n沟道漏极延伸金属氧化物半导体器件即n沟道DENMOS器件，其包括：衬底，所述衬底具有在其上的掺杂表面层；限定长度方向和宽度方向即p阱宽度方向的至少一个p阱指形件，其具有在所述表面层内形成的n阱掺杂；第一n阱和第二n阱，所述第一n阱在所述p阱指形件的一侧上并包括在其中的n+源极，所述第二n阱在所述p阱指形件的相对侧上并包括在其中的n+漏极；在所述源极和所述漏极之间的所述p阱指形件的沟道区上方的栅极堆叠，所述栅极堆叠包括栅极介电层和在所述栅极介电层上的图案化栅电极；在限定第一有源区的所述表面层的一部分上的场介电层，所述第一有源区具有第一有源区边界，所述第一有源区边界包括沿着所述宽度方向的WD边界，在所述第一有源区边界之中具有所述沟道区；第一p型层，...

【专利技术属性】
技术研发人员：C·特塞，I·可汗，S·唐，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US