防止划片造成短路的CMOS图像传感器结构及制作方法技术

本发明专利技术公开了一种防止划片造成短路的CMOS图像传感器结构及制作方法，通过在感光芯片和逻辑芯片的内部电路区域外侧设置复合隔离结构，包括形成于感光芯片n型衬底中的深P阱贯通注入区及形成于其内部的P+注入区、形成于介质层中的金属互连层、形成于逻辑芯片p型衬底中的P+注入区，实现了逻辑芯片p型衬底和感光芯片n型衬底中深p阱之间的电学连接，并隔绝了处于n型衬底中用于感光的像素单元阵列区域和外围的悬浮n型衬底区；当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区和p型衬底，不会造成电源到地的短路或静态电流的增大。

CMOS image sensor structure for preventing scribing from short circuit and manufacturing method thereof

The invention discloses a method for preventing dicing short-circuit CMOS image sensor structure and making method, through the lateral internal circuit region on the photosensitive chip and the logic chip set of composite isolation structure, including the deep P well is formed on the photosensitive chip type N substrate through the injection region and formed inside the P+ injection area, the formation of in the dielectric layer in the metal interconnection layer, formed on the logic chip P substrate in P+ injection area, realizes the electrical between logic chip P type substrate and a photosensitive chip n substrate P deep well connected and isolated in n for suspension type substrate area light pixel array region and a peripheral n type in the substrate; forming a silicon residue residue when the sinter dicing formed in the stacked chip on the side wall, the only connection suspended n substrate and P substrate, will not cause the short circuit to ground or static power Current amplification.

【技术实现步骤摘要】
防止划片造成短路的CMOS图像传感器结构及制作方法
本专利技术涉及CMOS图像传感器
，更具体地，涉及一种可防止划片时造成短路问题的CMOS图像传感器结构及其制作方法。
技术介绍
图像传感器是指将光信号转换为电信号的装置，其中大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。CMOS图像传感器和传统的CCD传感器相比具有低功耗，低成本和与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)，手机摄像头，摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子，监控，生物技术和医学等领域也得到了广泛的应用。由于手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起，这样就可以在不增加芯片面积的情况下将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积和提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3D(ThreeDimension)堆叠芯片技术。以CMOS图像传感器芯片为例，其通常包括用于感光的图像传感器像素单元阵列、信号控制、读出和处理等逻辑电路；如使用3D堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，而在另一块芯片上形成信号控制、读出和处理等逻辑电路，然后将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的CMOS图像传感器芯片。在3D堆叠芯片完成制作以后，需要进行减薄和划片的工艺，将硅片上几百颗或者几千颗管芯切割开。如图1所示，为划片过程的示意图，芯片之间的划片槽11区域是用于硅片切割的区域；可使用激光烧蚀划片技术，对管芯阵列进行X方向和Y方向的划片切割，将硅片分割成一个个独立的管芯。由于激光烧蚀划片过程会产生硅残渣烧结物10，这些烧结物会残留在管芯的侧壁区域。如图2所示，为管芯上残留有硅残渣烧结物10’时的断面图，由于在感光芯片侧使用的是n型衬底14，需要在n型衬底上接电源13，以保证PN结反偏；而在逻辑芯片侧使用的是常规的p型衬底16，需要在p型衬底上接地12以保证PN结反偏。而硅残渣烧结物10’如残留在芯片的侧面，由于硅残渣烧结物的导电作用，就会将感光芯片侧使用的n型衬底和逻辑芯片侧的p型衬底短接在一起，形成了电源到地的一个短路路径15，造成了芯片静态电流的上升甚至功能的失效。因此，在3D堆叠式CMOS图像传感器中，需要设计一种新的结构和形成方法，以防止硅片划片过程中产生的硅残渣烧结物造成的上方的感光芯片和下方的逻辑芯片之间的短路现象。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种防止划片造成短路的CMOS图像传感器结构及制作方法。为实现上述目的，本专利技术的技术方案如下：一种防止划片造成短路的CMOS图像传感器结构，包括：上下堆叠在一起的感光芯片和逻辑芯片；所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；所述感光芯片设有第一内部电路区域，其包括：设于n型衬底下表面用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；所述逻辑芯片设有第二内部电路区域，其包括：设于p型衬底上表面的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；所述第一、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一、第二介质层相粘合，并通过第一、第二金属互连层形成电连接；在第一、第二内部电路区域的外侧设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：贯通形成于n型衬底中的深P阱贯通注入区及形成于其内部的第一P+注入区、与第一P+注入区相连并形成于第一介质层中的第三金属互连层、与第三金属互连层相连并形成于第二介质层中的第四金属互连层、与第四金属互连层相连并形成于p型衬底中的第二P+注入区。优选地，所述第一介质层下表面设有第一粘合层，其中设有与第一金属互连层相连的第一混合键合压焊点以及与第三金属互连层相连的第三混合键合压焊点，所述第二介质层上表面设有第二粘合层，其中设有与第二金属互连层相连的第二混合键合压焊点以及与第四金属互连层相连的第四混合键合压焊点，所述感光芯片和逻辑芯片通过第一、第二粘合层、第一-第四混合键合压焊点进行键合粘合在一起，并形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接。优选地，所述复合隔离结构设于第一、第二内部电路区域外侧并靠近芯片划片槽的区域。优选地，所述用于感光的像素单元阵列包括光电二极管、传输晶体管栅极，所述信号控制、读出及处理电路包括存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管。一种上述的防止划片造成短路的CMOS图像传感器结构的制作方法，包括感光芯片和逻辑芯片的制备及连接；其中，所述感光芯片的制备包括：使用CMOS前道制造工艺，在n型衬底上形成用于感光的像素单元阵列，包括形成光电二极管、传输晶体管栅极结构；使用离子注入和退火工艺，在n型衬底中形成深p阱贯通注入区；使用P+源漏注入工艺，在深p阱贯通注入区内形成第一P+注入区；使用后道制造工艺，在第一介质层中形成第一、第三金属互连层结构；在第一粘合层中通过大马士革工艺形成第一、第三混合键合压焊点图形；所述逻辑芯片的制备包括：使用CMOS前道制造工艺，在p型衬底上形成信号控制、读出及处理电路，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管结构；使用P+源漏注入工艺，在p型衬底中形成第二P+注入区；使用后道制造工艺，在第二介质层中形成第二、第四金属互连层结构；在第二粘合层中通过大马士革工艺形成第二、第四混合键合压焊点图形；将上述形成的感光芯片和逻辑芯片进行堆叠和退火，通过粘合层、混合键合压焊点将两块芯片粘合在一起，形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接；最后，通过研磨将感光芯片的n型衬底厚度减薄到所需要的厚度，并使原有的深P阱贯通注入区结构在减薄后的n型衬底中实现上下方向的完全穿透。优选地，形成深p阱贯通注入区时，注入的杂质为硼或者硼化合物。优选地，形成深p阱贯通注入区时，注入的深度不小于后续n型衬底减薄后的厚度。优选地，形成深p阱贯通注入区时，注入的深度为1-5微米。优选地，所述第一-第四混合键合压焊点材料为铜。从上述技术方案可以看出，本专利技术通过在感光芯片和逻辑芯片的内部电路区域外侧设置贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，实现了逻辑芯片的p型衬底和感光芯片n型衬底中深p阱之间的电学连接，因此使加在逻辑芯片p型衬底上的接地电位通过金属互连层和混合键合压焊点也直接接到了感光芯片的深p阱贯通注入区域，实现了深p阱贯通注入区的接地，使得深p阱贯通注入区和感光芯片n型衬底之间的PN结处于反偏状态，隔绝了处于n型衬底中用于感光的像素单元阵列区域和外围的悬浮n型衬底区；因此，当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区和p型衬底，因而不会造成电源到地的短路或静态电流的增大。附图说明图1是图本文档来自技高网...

【技术保护点】
一种防止划片造成短路的CMOS图像传感器结构，其特征在于，包括：上下堆叠在一起的感光芯片和逻辑芯片；所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；所述感光芯片设有第一内部电路区域，其包括：设于n型衬底下表面用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；所述逻辑芯片设有第二内部电路区域，其包括：设于p型衬底上表面的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；所述第一、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一、第二介质层相粘合，并通过第一、第二金属互连层形成电连接；在第一、第二内部电路区域的外侧设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：贯通形成于n型衬底中的深P阱贯通注入区及形成于其内部的第一P+注入区、与第一P+注入区相连并形成于第一介质层中的第三金属互连层、与第三金属互连层相连并形成于第二介质层中的第四金属互连层、与第四金属互连层相连并形成于p型衬底中的第二P+注入区。

【技术特征摘要】
1.一种防止划片造成短路的CMOS图像传感器结构，其特征在于，包括：上下堆叠在一起的感光芯片和逻辑芯片；所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；所述感光芯片设有第一内部电路区域，其包括：设于n型衬底下表面用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；所述逻辑芯片设有第二内部电路区域，其包括：设于p型衬底上表面的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；所述第一、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一、第二介质层相粘合，并通过第一、第二金属互连层形成电连接；在第一、第二内部电路区域的外侧设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：贯通形成于n型衬底中的深P阱贯通注入区及形成于其内部的第一P+注入区、与第一P+注入区相连并形成于第一介质层中的第三金属互连层、与第三金属互连层相连并形成于第二介质层中的第四金属互连层、与第四金属互连层相连并形成于p型衬底中的第二P+注入区。2.根据权利要求1所述的防止划片造成短路的CMOS图像传感器结构，其特征在于，所述第一介质层下表面设有第一粘合层，其中设有与第一金属互连层相连的第一混合键合压焊点以及与第三金属互连层相连的第三混合键合压焊点，所述第二介质层上表面设有第二粘合层，其中设有与第二金属互连层相连的第二混合键合压焊点以及与第四金属互连层相连的第四混合键合压焊点，所述感光芯片和逻辑芯片通过第一、第二粘合层、第一-第四混合键合压焊点进行键合粘合在一起，并形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接。3.根据权利要求1所述的防止划片造成短路的CMOS图像传感器结构，其特征在于，所述复合隔离结构设于第一、第二内部电路区域外侧并靠近芯片划片槽的区域。4.根据权利要求1所述的防止划片造成短路的CMOS图像传感器结构，其特征在于，所述用于感光的像素单元阵列包括光电二极管、传输晶体管栅极，所述信号控制、读出及处理电路包括存储电容及用于形成信号控制...

【专利技术属性】
技术研发人员：顾学强，赵宇航，周伟，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海,31