用于集成电路图案化的方法技术

一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明专利技术实施例涉及用于集成电路图案化的方法。

Method for patterning an integrated circuit

A method of patterning a substrate includes forming a hard mask layer over a substrate; forming a first material layer over the hard mask layer; and forming a trench in the first material layer. The method further includes the use of an ion beam to process a hard mask layer by trench etching. For the etching process, the etch rate of the processed portion of the hard mask layer is reduced, and for the etching process, the etch rate of the non processed portion of the hard mask layer remains approximately unchanged. After processing the hard mask layer, the method further includes removing the first material layer with an etching process and removing the unprocessed portion of the hard mask layer, thereby forming a hard mask over the substrate. The method further includes etching the substrate using a hard mask as an etching mask. Embodiments of the present invention relate to methods for patterning an integrated circuit.

【技术实现步骤摘要】
用于集成电路图案化的方法
本专利技术实施例涉及用于集成电路图案化的方法。
技术介绍
半导体集成电路(IC)工业经历了指数式的增长。IC材料和设计中的技术进步已经产生了几代IC，其中每代都比前一代具有更小且更为复杂的电路。在IC的发展过程中，通常功能密度(即，每个芯片区域的互连器件的数量)增加而几何尺寸(即，使用制造工艺可以产生的最小部件(或线))减小。通常，这种按比例缩小工艺提供的优势包括增加生产效率和降低相关成本。但是这种按比例缩小工艺还增加了处理和制造IC的复杂性，为了实现这些进步，需要在IC处理和制造中的类似发展。例如，光刻是经常用于IC工业中的技术以用于将IC设计转移至半导体衬底。通常的光刻工艺包括在衬底上形成硬掩模层，图案化硬掩模层以形成硬掩模，以及使用硬掩模作为蚀刻掩模蚀刻衬底。图案化硬掩模层通常包括在硬掩模层上方涂覆抗蚀剂(或者光刻胶)，将抗蚀剂暴露于诸如深紫外(DUV)线或远紫外(EUV)线的辐射中，以及显影光刻胶和部分地剥离光刻胶以在硬掩模层上方保留图案化的光刻胶。然后，将图案化的光刻胶用于硬掩模层的随后的蚀刻以形成硬掩模。随着器件的持续小型化，经常需要生产岛型(islandtype)小硬掩模。
技术实现思路
根据本专利技术的一个实施例，提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽；利用离子束穿过所述沟槽处理所述硬掩模层，其中，对于蚀刻工艺而言所述硬掩模层的被处理的部分的蚀刻速率降低，同时对于所述蚀刻工艺而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变；在处理所述硬掩模层之后，去除所述第一材料层；利用所述蚀刻工艺去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。根据本专利技术的另一个实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF2离子束中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。根据本专利技术的又另一实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF2离子束中的一种；以及其中，所述蚀刻剂包括氢氧化铵和四甲基氢氧化铵中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1是用于实施本专利技术的一个或多个实施例的在衬底上形成目标图案或器件的方法的流程图。图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I和图2J是根据实施例的根据图1的方法形成目标器件的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。本专利技术通常涉及使用光刻工艺形成用于集成电路(IC)的图案或器件。尤其是，本专利技术涉及创建用于先进的IC制造工艺的岛型小硬掩模。图1示出了根据本专利技术的各个方面的用于形成目标图案或器件的方法100的流程图。可以在方法100之前、之中或之后提供额外的操作，并且对于方法的其他实施例，可替换、省略或者移动所描述的一些操作。方法100仅仅是实例，并且除了权利要求中的明确表述之外，方法100不旨在限制本专利技术。以下结合图2A至图2J描述方法100，图2A至图2J示出了器件200在制造工艺中的各个阶段的截面示意图。器件200可以IC或者IC的一部分，IC可以包括静态随机存取存储器(SRAM)和/或其它逻辑回路，诸如电阻器、电容器和电感器的无源元件，以及诸如P型场效应晶体管(PFET)或n型FET(NFET)、金属氧化物场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管的有源组件，其他存储单元以及它们的组合。器件200可以包括三维器件和多栅极器件，诸如双栅极FET的、FinFET、三栅极FET、omegaFET以及全环栅器件，全环栅器件包括垂直的GAA器件和水平的GAA器件。在操作102中，如图2A所示，方法100(图1)提供衬底202。参照图2A，在各个实施例中，衬底202包括一个或多个材料层。在实施例中，衬底202是半导体衬底(例如，晶圆)。在实施例中，衬底202包括晶体结构的硅。在可选的实施例中，衬底202包括诸如锗的其它元素半导体；诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体；以及诸如碳化硅锗、磷化镓砷或磷化镓铟的合金半导体。衬底202可以包括应变或应力的(以用于用于性能改进)绝缘体上硅(SOI)衬底，包括外延区，包括隔离区，包括掺杂区，包括一个或多个半导体器件或一个或多个半导体器件的部分，包括导电层和/或非导电层和/或包括其他合适的部件和层。例如，衬底202可以包括鳍式场效应晶体管(FinFET)。在操作104中，方法100(图1)在衬底202上方形成硬掩模层204。参照图2B，在本实施例中，硬掩模层204使用非晶硅(a-Si)。在可选的实施例中，硬掩模层204可以使用二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(本文档来自技高网...

【技术保护点】
一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽；利用离子束穿过所述沟槽处理所述硬掩模层，其中，对于蚀刻工艺而言所述硬掩模层的被处理的部分的蚀刻速率降低，同时对于所述蚀刻工艺而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变；在处理所述硬掩模层之后，去除所述第一材料层；利用所述蚀刻工艺去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

【技术特征摘要】
2015.08.31 US 14/841,1731.一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽；利用离子束穿过所述沟槽处理所述硬掩模层，其中，对于蚀刻工艺而言所述硬掩模层的被处理的部分的蚀刻速率降低，同时对于所述蚀刻工艺而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变；在处理所述硬掩模层之后，去除所述第一材料层；利用所述蚀刻工艺去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。2.根据权利要求1所述的方法，其中，所述离子束是具有从约1.0kV到约50kV的离子能量和从约1×e13离子/cm2到约1×e16离子/cm2的离子剂量的B离子束或BF2离子束。3.根据权利要求1所述的方法，其中，以从约0度到约45度的范围的倾斜角来提供所述离子束。4.根据权利要求1所述的方法，其中，所述离子束是B、BF2、C、P、In、Ge、As、Si和Yb中的一种。5.根据权利要求1所述的方法，其中，所述硬掩模层包括非晶硅(a-Si)以及所述离子束是B和BF2中的一种。6.根据权利要求5所述的方法，其中，所述蚀刻工艺使用氢氧化铵和四甲基氢氧化铵中的一种。7.根据权利要求6所述的方法，其中，所述第一材料层包括硅、氢、氧和碳。8.根据权利要求1所述的方法，其中，所述硬掩模层包括氧化硅(SiO2...

【专利技术属性】
技术研发人员：杨宗潾，陈华丰，陈桂顺，谢旻谚，李勃学，傅士奇，龙元祥，蔡晏佐，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71