半导体器件、FINFET器件及其形成方法技术

本发明专利技术公开了半导体器件、FinFET器件及其形成方法。一种半导体器件包括衬底和位于衬底上方的栅极。此外，该栅极包括第一部分、位于第一部分上面的第二部分和位于第二部分上面的第三部分，并且第二部分的临界尺寸小于第一部分的临界尺寸和第三部分的临界尺寸的每个。

【技术实现步骤摘要】

本专利技术的实施例涉及半导体器件、FINFET器件及其形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代半导体器件，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这样的按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引进诸如鳍式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。虽然现有的FinFET器件和形成FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：衬底；以及栅极，位于所述衬底上方，其中，所述栅极包括第一部分，位于所述第一部分上面的第二部分和位于所述第二部分上面的第三部分，并且所述第二部分的临界尺寸小于所述第一部分的临界尺寸和所述第三部分的临界尺寸的每个。本专利技术的另一实施例提供了一种鳍式场效应晶体管器件，包括：衬底，具有至少一个鳍；栅极，设置为横跨所述至少一个鳍并且具有在所述栅极的中部较窄的窄中部轮廓，其中，所述栅极的所述中部不高于所述栅极的高度的一半。本专利技术的又一实施例提供了一种形成鳍式场效应晶体管器件的方法，包括：提供具有至少一个鳍的衬底；在所述衬底上形成覆盖所述至少一个鳍的伪层；在所述伪层上形成掩模层；通过使用所述掩模层作为蚀刻掩模，对所述伪层实施至少一个主蚀刻步骤和至少一个侧蚀刻步骤，以形成具有窄中部轮廓的伪栅极；在所述伪栅极的两侧处形成源极/漏极区域；以及用栅极替换所述伪栅极。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1H是根据一些实施例的形成FinFET器件的方法的示意性立体图。图1H-1是根据可选实施例的FinFET器件的示意性立体图。图2和图3是根据一些实施例的示出形成FinFET器件的方法的不同阶段的局部放大截面图。图4是根据一些实施例的形成FinFET器件的方法的流程图。图5是沿着图1H的线I-I’截取的截面图。图6是根据可选实施例的半导体器件的截面图。图7是根据又一可选实施例的半导体器件的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1A至图1H是根据一些实施例的形成FinFET器件的方法的示意性立体图。参照图1A，提供了其上具有一个或多个鳍102的衬底100。在一些实施例中，衬底100是半导体衬底(诸如硅衬底、绝缘体上硅(SOI)衬底、硅锗衬底或由其它合适的半导体材料形成的衬底)。根据设计需求，衬底100可以是P-型衬底或N-型衬底并且其中可以有掺杂区域。可以配置用于N-型FinFET器件或P-型FinFET器件的掺杂区域。在一些实施例中，一个或多个鳍102在第一方向上延伸。在一些实施例中，形成具有鳍102的衬底100的方法包括在块状衬底上形成掩模层，并且通过使用掩模层作为蚀刻掩模去除部分块状硅衬底。在可选实施例中，形成具有鳍102的衬底100的方法包括实施侧壁图像转移(SIT)技术。在一些实施例中，氧化鳍102以分别在鳍102的表面上形成停止层，并且该停止层配置为用于随后的伪栅极去除步骤。仍参照图1A，衬底100还具有在其上形成的隔离层104。在一些实施例中，隔离层104覆盖鳍102的下部并且暴露鳍102的上部。在一些实施例中，隔离层104是浅沟槽隔离(STI)结构。隔离层104包括诸如氧化硅的介电材料。形成隔离层104的方法包括形成覆盖鳍102的隔离材料层，以及用化学机械抛光(CMP)和/或回蚀刻去除部分隔离材料层。在一些实施例中，鳍102是有源鳍并且在隔离层的形成之前形成。在可选实施例中，鳍102是伪鳍并且在隔离层的形成之后用有源鳍替换。此外，鳍102包括与衬底100相同或不同的材料。参照图1B，在衬底100上形成覆盖鳍102和隔离层104的伪层108。在一些实施例中，伪层108包括含硅材料(诸如多晶硅、非晶硅或它们的组合)。在一些实施例中，伪层108还包括位于含硅材料上方的盖层(未示出)。形成伪层108的方法包括实施至少一种合适的沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、它们的组合等)。之后，在伪层108上方形成至少一个掩模层106。在一些实施例中，掩模层106在与第一方向不同的第二方向上延伸。在一些实施例中，掩模层106包括光刻胶材料、介电材料或它们的组合。例如，掩模层106是三层光刻胶(包括诸如含碳/氧层的底层、位于底层之上的诸如硬掩模层的中层以及位于中层之上的光刻胶层)。在一些实施例中，通过诸如旋涂、PVD、CVD、ALD或它们的组合和随后的光刻蚀刻工艺来形成掩模层106。参照图1C，通过使用掩模层106作为蚀刻掩模，对伪层108实施至少一个主蚀刻步骤(或称为“图案化步骤”)和至少一个侧蚀刻步骤(或称为“修整步骤”)，以形成具有窄中部轮廓的伪栅极108a。换句话说，图案化和修整伪层108以形成在其中部较窄的伪栅极108a。在一些实施例中，在图案化和修整伪层108的步骤中包括突破蚀刻和过蚀刻。伪栅极108a形成为横跨鳍102。在一些实施例中，伪栅极108a在与鳍102的延伸方向不同(例如，垂直)的方向上延伸。至少一个主蚀刻步骤和至少一个侧蚀刻步骤的每个均包括各向异性蚀刻、各向同性蚀刻、反应离子蚀刻(RIE)工艺或它们的组合。在一些实施例中，至少一个主蚀刻步骤和至少一个侧蚀刻步骤的每个均是多步骤蚀刻工艺。在一些实施例中，进行至少一个主蚀刻以形成具有基本垂直侧壁或倾斜侧壁的伪预型件。具体地，伪预型件具有柱形轮廓、倒梯形轮廓等。在一些实施例中，进行至少一个侧蚀刻以使中部变窄并且可选择地修整伪预型件的底部，从而使得伪本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；以及栅极，位于所述衬底上方，其中，所述栅极包括第一部分，位于所述第一部分上面的第二部分和位于所述第二部分上面的第三部分，并且所述第二部分的临界尺寸小于所述第一部分的临界尺寸和所述第三部分的临界尺寸的每个。

【技术特征摘要】
2015.10.02 US 62/236,145;2016.03.16 US 15/071,2061.一种半导体器件，包括：衬底；以及栅极，位于所述衬底上方，其中，所述栅极包括第一部分，位于所述第一部分上面的第二部分和位于所述第二部分上面的第三部分，并且所述第二部分的临界尺寸小于所述第一部分的临界尺寸和所述第三部分的临界尺寸的每个。2.根据权利要求1所述的半导体器件，其中，所述衬底是具有在第一方向上延伸的至少一个鳍的衬底，并且所述栅极在与所述第一方向不同的第二方向上延伸并且横跨所述至少一个鳍。3.根据权利要求1所述的半导体器件，其中，所述衬底是平面衬底。4.根据权利要求1所述的半导体器件，其中，所述第三部分的临界尺寸大于所述第一部分的临界尺寸。5.根据权利要求1所述的半导体器件，其中，所述栅极还包括位于所述第一部分和所述第二部分之间的第四部分，并且所述第四部分的临界尺寸小于所述第一部分的临界尺寸而大于所述第二部分的临界尺寸。6...

【专利技术属性】
技术研发人员：萧茹雄，吴启明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71