一种三维堆叠相变存储阵列器件及其制备方法技术

本发明专利技术提供一种三维堆叠相变存储阵列器件及其制备方法，所述三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明专利技术的三维堆叠相变存储阵列器件的制备方法与传统CMOS工艺兼容，无结型晶体管和相变单元的形成均为低温工艺，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度重掺杂多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。

【技术实现步骤摘要】

本专利技术属于集成电路制造领域，涉及一种三维堆叠相变存储阵列器件及其制备方法。
技术介绍
半导体存储技术是一种不断更新、进步的技术。开发新型半导体存储技术，设计高密度的存储架构是解决现有存储器产品不足之处的有效途径。伴随着半导体工艺节点的逐步缩小，器件尺寸将到达其物理极限，对于高密度海量存储具有一定挑战性。因此，器件设计者已经开始三维可堆叠型存储器结构的研发工作，以达到每个存储位具有更高的存储容量、高可靠性、低工艺成本以及与CMOS工艺兼容性等要求。正如著名半导体公司IBM声称，相变随机存储器(Phase-changeRandomAccessMemory，PCRAM)是一种最有潜力在半导体存储器市场中替代NAND闪存而将成为存储器市场上的主流产品。PCRAM具有两个稳定的相态，即：非晶态(高电阻率)和晶态(低电阻率)，通过电脉冲操作，在相变存储单元中实现“0”和“1”的存储。由于其写操作速度与闪存技术相当，较低的静态漏电流，快速读取，易实现高密度存储以及可微缩性等优势，被业界广泛看好。相变存储器作为高密度存储技术是国际上的研究热点。在过去的十多年中，三星、海力士、旺宏、IBM、美光及英特尔等公司先后开发了多种工艺、多种结构、不同容量的PCRAM芯片，并且它们多以平面器件工艺为主。驱动器件(T/D)加相变单元(R)是PCRAM器件的核心，相比较于场效应晶体管(MOSFET)和双极型晶体管(BJT)而言，竖直的二极管(D)在版图上所占的面积小，有利于高密度工艺集成。1D1R(1个二极管和1个可逆相变电阻)是实现高密度存储阵列的最佳途径。正向驱动能力强、漏电流与串扰电流小、高密度的二极管阵列是实现海量存储的前提。最具有代表性的是Samsung公司(M.J.Kang等人在2011年IEDM会议上发表)宣布开发20nm技术节点下4F2的PCRAM阵列器件，相变材料被限定狭小的区域内，在沿阵列的字线方向相变材料的高度为30nm，宽度仅为7.5nm；沿位线方向相变材料的长度为22nm。但是，其驱动二极管阵列采用选择性外延技术，制造成本很高，并且该制备工艺在CMOS工艺之后完成，其不可避免的热处理过程会造成40nmCMOS器件的电学性能漂移，降低40nmCMOS逻辑电路的产品良率，该技术不适应于40nm标准CMOS工艺下嵌入式PCRAM芯片的应用设计。针对以上问题，中科院微系统与信息技术研究所开发出了基于双沟道隔离的外延二极管阵列的器件结构和制备工艺(参考中国专利，“双浅沟道隔离的外延二极管阵列的制备方法”，申请号：201010289920.1)，该技术采用主流的CMOS制造工艺，在衬底上形成重掺杂的第一导电类型区域，采用硅外延技术生长外延层，然后通过蚀刻工艺形成二极管阵列字线间的深沟道隔离和垂直于深沟道方向的浅沟道形成位线间隔离，高深宽比的绝缘层分别填充在深沟道和浅沟道中。最后，经过离子注入工艺，在深、浅沟道隔离所围成的有源区域形成第二导电类型区域，构成二极管驱动阵列。随着光刻工艺技术的进一步发展，40nm及以下工艺节点中研发高密度二极管驱动阵列面临巨大的挑战，如：二极管阵列中相邻位线/相邻字线间的串扰，具有高深宽比隔离沟槽的刻蚀与填充工艺，二极管正向驱动电流和反向截止电流的一致性等。在平面工艺中，PCRAM存储阵列密度提升空间有限，那么通过三维立体结构提升PCRAM的存储密度将成为实现海量存储的高效、低成本途径。三维堆叠结构已经应用于其他存储技术中。2003年VLSI会议上，AndrewJ.Walker等人的“3DTF-SONOSMeomoryCellforUltra-HighDensityFileStorageApplications”首次公布了TFT-SONOS非易失性存储器的成功制备，循环次数高达106，存储数据在85℃下可保存10年；2006年IEDM会议，Lai等人发表“AMulti-layerStackableThin-FilmTransistor(TFT)NAND-TypeFlashMemory”，宣布三维堆叠结构在NAND闪存中的应用；2010年VLSI会议上，Hang-TingLue(旺宏电子)等人，发表了“AHighlyScalable8-Layer3DVertical-Gate(VG)TFTNANDFlashUsingJunction-freeBuriedChannelBE-SONOSDevice”，成功制备了8层NAND存储阵列，所描述的结构包括多栅极结构的MOSFET串联在一起，其中漏极位线(BL)、栅极字线(WL)和层控制端SSL相互垂直构成了三维立体结构，三者的交集点产生一个存储位点。并且，所述MOSFET采用均一掺杂的Junctionless晶体管，有效的避免了离子注入工艺等步骤，因此降低工艺成本。对于PCRAM而言，在三维立体结构中实现多层存储阵列的堆叠同样可以有效的提升存储容量并降低工艺成本。因此，如何提供一种三维堆叠相变存储阵列器件及其制备方法，以降低PCRAM制造成本并提高存储容量及存储密度，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种三维堆叠相变存储阵列器件及其制备方法，用于解决现有技术中三维PCRAM结构制造成本较高，高密度存储架构可靠性低的问题。为实现上述目的及其他相关目的，本专利技术提供一种三维堆叠相变存储阵列器件的制备方法，包括如下步骤：提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱，并形成若干连接多个所述第二导电柱的本文档来自技高网...

【技术保护点】
一种三维堆叠相变存储阵列器件的制备方法，其特征在于，包括如下步骤：提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连接有第一导电柱；在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方向排列的所述第一导电柱；在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱，并形成若干连接多个所述第二导电柱的位线；在所述多层栅条状结构末端暴露的每一层栅极材料层上分别形成第三导电柱，并形成连接多个所述第三导电柱的层控制端金属线，每一层栅极材料层分别对应至少一条所述层控制端金属线。...

【技术特征摘要】
1.一种三维堆叠相变存储阵列器件的制备方法，其特征在于，包括如下步骤：
提供一驱动阵列；所述驱动阵列包括若干分立设置的驱动单元，所述驱动单元顶部连
接有第一导电柱；
在所述驱动阵列上方形成若干平行于字线方向的多层栅条状结构；所述多层栅条状结
构包括至少两层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极
材料层上表面及底层栅极材料层下表面均形成有绝缘材料层；所述多层栅条状结构沿字线
方向的末端为阶梯式，暴露出每一层栅极材料层；所述多层栅条状结构底部与所述第一导
电柱顶部连接，且每条所述多层栅条状结构横跨两列沿字线方向排列的所述第一导电柱；
形成若干分立的相变叠层结构，所述相变叠层结构从顶部及侧壁包围所述多层栅条状
结构的一段；所述相变叠层结构由内而外依次包括形成于所述多层栅条状结构侧壁的一对
栅氧化层、包围所述多层栅条状结构顶部及侧壁的沟道材料层、相变材料层及保护介质层；
所述沟道材料层底端连接至所述第一导电柱，且每个所述相变叠层结构横跨两列沿位线方
向排列的所述第一导电柱；
在所述相变叠层结构上形成与所述沟道材料层连接的第二导电柱，并形成若干连接多
个所述第二导电柱的位线；在所述多层栅条状结构末端暴露的每一层栅极材料层上分别形
成第三导电柱，并形成连接多个所述第三导电柱的层控制端金属线，每一层栅极材料层分
别对应至少一条所述层控制端金属线。
2.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成多
层栅条状结构包括如下步骤：
形成覆盖多个所述第一导电柱上表面的多层薄膜结构，所述多层薄膜结构包括至少两
层栅极材料层，相邻两层栅极材料层之间通过绝缘材料层隔离，且顶层栅极材料层上表面
及底层栅极材料层下表面均形成有绝缘材料层；
沿字线方向刻蚀所述多层薄膜结构的末端，形成阶梯式结构，暴露出每一层所述栅极
材料层；
形成若干平行于字线方向且贯穿所述多层薄膜结构的第一沟槽，将所述多层薄膜结构
分割为若干多层栅条状结构；所述第一沟槽横跨两列沿字线方向排列的所述第一导电柱，
且所述第一沟槽的宽度小于两列第一导电柱外端之间的距离。
3.根据权利要求2所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成所
述相变叠层结构包括如下步骤：
形成覆盖所述多层栅条状结构的栅氧化层，并刻蚀掉所述多层栅条状结构底部周围及
顶部的栅氧化层；
依次形成覆盖所述多层栅条状结构的沟道材料层、相变材料层及保护介质层；
刻蚀掉位于所述第一沟槽底部的所述沟道材料层、相变材料层及保护介质层；
形成填充满所述第一沟槽的绝缘介质层并平坦化；
以所述栅氧化层为刻蚀停止层刻蚀所述沟道材料层、相变材料层及保护介质层，得到
若干与所述第一沟槽垂直的第二沟槽；所述第二沟槽横跨两列沿位线方向排列的所述第一
导电柱。
4.根据权利要求3所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述沟
道材料层包括N型重掺杂多晶硅薄膜。
5.根据权利要求4所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：形成所
述沟道材料层后，还包括在氮气气氛中处理，使所述沟道材料层表面形成氮化硅障壁层的
步骤。
6.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述第
二导电柱的横截面积大于所述第一导电柱的横截面积。
7.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述相
变材料层包括Ti-Sb-Te、碳掺杂的Ge2Sb2Te5、Al-Sb-Te、W-Sb-Te、V-Sb-Te及Cr-Sb-Te材料
中的至少一种。
8.根据权利要求1所述的三维堆叠相变存储阵列器件的制备方法，其特征在于：所述沟
道材料层的厚度范围是0.005-0.01微米，所述相变材料层的厚度范围是0.015-0.03微米，
所述保护介质层的...

【专利技术属性】
技术研发人员：刘燕，宋志棠，宋三年，刘波，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31