半导体封装结构及其制造方法技术

本发明专利技术公开了一种半导体封装结构及其制造方法。半导体封装结构包括一基板、一第一芯片、一第一介电层、一介电封装层及至少一第一导孔。第一芯片设置于基板上。第一芯片具有一第一着陆区。第一介电层设置于第一芯片上。介电封装层将第一芯片及第一介电层封装于其中。第一导孔贯穿介电封装层及第一介电层。第一导孔连接至第一芯片的第一着陆区。

【技术实现步骤摘要】

本专利技术是关于一种半导体结构及其制造方法，特别是是关于一种半导体封装结构及其制造方法。
技术介绍
打线连接(wire bonding)是一种惯常使用的提供半导体封装结构互连结构(interconnection)的方法。然而，由于导线是一种相对长的导电路径，使得电力的消耗以及电容造成问题。此外，导线、焊球及接垫都是占空间的存在，导线的数目及密度因此受到限制。再者，成本会随着导线的数目增多而增加。近年来发展出直通硅穿孔(Through Silicon Via,TSV)，这是另一种提供半导体封装结构互连结构的方法。直通硅穿孔是通过具有多个穿孔贯穿于其中的硅基板来提供互连结构。这样的导电路径较短，且导电路径的密度可以很高。然而，其工艺复杂、成本高昂，产量也是个问题。
技术实现思路
本专利技术是关于一种半导体结构及其制造方法，此种半导体结构包括提供互连结构的新方式。根据一些实施例，半导体封装结构包括一基板、一第一芯片(chip)、一第一介电层、一介电封装层及至少一第一导孔(via)。第一芯片设置于基板上。第一芯片具有一第一着陆区。第一介电层设置于第一芯片上。介电封装层将第一芯片及第一介电层封装于其中。该至少一第一导孔贯穿介电封装层及第一介电层。该至少一第一导孔连接至第一芯片的第一着陆区。根据一些实施例，半导体封装结构的制造方法包括下列步骤。首先，在一基板上设置一第一芯片，并在第一芯片上形成一第一介电层。第一芯片具有一第一着陆区。接着，形成一介电封装层，将第一芯片及第一介电
层封装于其中。形成穿过介电封装层的至少一第一穿孔。延伸该至少一第一穿孔，穿过第一介电层至第一芯片的第一着陆区。之后，将一导体填充至该至少一第一穿孔中，以形成连接至第一芯片的第一着陆区的至少一第一导孔。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1是根据一实施例的半导体封装结构的示意图。图2是根据另一实施例的半导体封装结构的示意图。图3A～图3F是根据一实施例的半导体封装结构的制造方法的示意图。【符号说明】100、100’：半导体封装结构102：基板104、104’：第一芯片104A、104A’：第一着陆区106、106’：第一介电层108：第一导孔110：第二芯片110A、110A’：第二着陆区112：第二介电层114：第二导孔116：第三芯片116A：第三着陆区118：第三介电层120：第三导孔122：第四芯片122A：第四着陆区124：第四介电层126：第四导孔128：介电封装层130：重布层A1：剖面面积A2：剖面面积A3：剖面面积A4：剖面面积O1、O1’：第一穿孔O2、O2’：第二穿孔O3、O3’：第三穿孔O4、O4’：第四穿孔具体实施方式请参照图1，其绘示根据一实施例的半导体封装结构100。半导体封装结构100包括一基板102、一第一芯片104、一第一介电层106、一介电封装层128及至少一第一导孔108。第一芯片104设置于基板102上。第一芯片104具有一第一着陆区104A。在此，「着陆区」一词意指芯片可连接至导孔的区域。第一介电层106设置于第一芯片104上。介电封装层128将第一芯片104及第一介电层106封装于其中。第一导孔108贯穿介电封装层128及第一介电层106。第一导孔108连接至第一芯片104的第一着陆区104A。半导体封装结构100还可包括一重布层(redistribution layer)130，设置于介电封装层128上。重布层130连接至第一导孔108。半导体封装结构100还可包括一第二芯片110、一第二介电层112及至少一第二导孔114。第二芯片110设置于基板102及第一芯片104之间。第二芯片110具有未被第一芯片104覆盖的一第二着陆区110A。第二介电层112设置于第二芯片110及第一芯片104之间。介电封装层128更将第二芯片110及第二介电层112封装于其中。第二导孔114贯穿介电封装层128及第二介电层112。第二导孔114连接至第二芯片110的第二着陆区110A。重布层130更连接至第二导孔114。在一实施例中，如图1所示，第二着陆区110A的面积等于或小于第一着陆区104A的面积。然而，本专利技术并不受限于此。如图2所示，在半
导体封装结构100’中，尺寸较小的第一芯片104’及第一介电层106’可设置于最上方。此时，第二着陆区110A’的面积可大于第一着陆区104A’的面积。在一实施例中，如图1所示，第二导孔114的数目等于或少于第一导孔108的数目。然而，本专利技术并不受限于此。如图2所示，第二导孔114的数目可多于第一导孔108的数目。在一实施例中，如图1所示，第二导孔114的剖面面积A2等于或大于第一导孔108的剖面面积A1。然而，本专利技术并不受限于此。半导体封装结构100还可包括一第三芯片116、一第三介电层118及至少一第三导孔120。第三芯片116设置于基板102及第二芯片110之间。第三芯片116具有未被第二芯片110覆盖的一第三着陆区116A。第三介电层118设置于第三芯片116及第二芯片110之间。介电封装层128更将第三芯片116及第三介电层118封装于其中。第三导孔120贯穿介电封装层128及第三介电层118。第三导孔120连接至第三芯片116的第三着陆区116A。重布层130更连接至第三导孔120。在一实施例中，如图1所示，第三着陆区116A的面积等于或小于第二着陆区110A的面积。在一实施例中，如图1所示，第三导孔120的数目等于或少于第二导孔114的数目。在一实施例中，如图1所示，第三导孔120的剖面面积A3等于或大于第二导孔114的剖面面积A2。然而，本专利技术并不受限于此。半导体封装结构100还可包括一第四芯片122、一第四介电层124及至少一第四导孔126。第四芯片122设置于基板102及第三芯片116之间。第四芯片122具有未被第三芯片116覆盖的一第四着陆区122A。第四介电层124设置于第四芯片122及第三芯片116之间。介电封装层128更将第四芯片122及第四介电层124封装于其中。第四导孔126贯穿介电封装层128及第四介电层124。第四导孔126连接至第四芯片122的第四着陆区122A。重布层130更连接至第四导孔126。在一实施例中，如图1所示，第四着陆区122A的面积等于或小于第三着陆区116A的面积。在一实施例中，如图1所示，第四导孔126的数目等于或少于第三导孔120的数目。在一实施例中，如图1所示，第四导孔126的剖面面积A4等于或大于第三导孔120的剖面面积A3。然而，本
专利技术并不受限于此。根据一实施例，重布层130可由铜(Cu)或钨(W)形成。根据一实施例，第一导孔108、第二导孔114、第三导孔120及第四导孔126可由铜或钨形成。根据一实施例，第一介电层106、第二介电层112、第三介电层118及第四介电层124是由不同于介电封装层128的材料的材料形成。举例来说，第一介电层106、第二介电层112、第三介电层118及第四介电层124可由氧化物形成，介电封装层128可由光敏性的聚酰亚胺形成。现在请参照图3A～图3F，其绘示根据一实施例的半导本文档来自技高网...

【技术保护点】
一种半导体封装结构，包括：一基板；一第一芯片，设置于该基板上，该第一芯片具有一第一着陆区；一第一介电层，设置于该第一芯片上；一介电封装层，将该第一芯片及该第一介电层封装于其中；以及至少一第一导孔，贯穿该介电封装层及该第一介电层，该至少一第一导孔连接至该第一芯片的该第一着陆区。

【技术特征摘要】
1.一种半导体封装结构，包括：一基板；一第一芯片，设置于该基板上，该第一芯片具有一第一着陆区；一第一介电层，设置于该第一芯片上；一介电封装层，将该第一芯片及该第一介电层封装于其中；以及至少一第一导孔，贯穿该介电封装层及该第一介电层，该至少一第一导孔连接至该第一芯片的该第一着陆区。2.根据权利要求1所述的半导体封装结构，更包括：一重布层，设置于该介电封装层上，该重布层连接至该至少一第一导孔。3.根据权利要求2所述的半导体封装结构，更包括：一第二芯片，设置于该基板及该第一芯片之间，该第二芯片具有未被该第一芯片覆盖的一第二着陆区；一第二介电层，设置于该第二芯片及该第一芯片之间，其中该介电封装层更将该第二芯片及该第二介电层封装于其中；以及至少一第二导孔，贯穿该介电封装层及该第二介电层，该至少一第二导孔连接至该第二芯片的该第二着陆区，其中该重布层更连接至该至少一第二导孔。4.根据权利要求3所述的半导体封装结构，其中该第二着陆区的面积等于或小于该第一着陆区的面积。5.根据权利要求3所述的半导体封装结构，其中该至少一第二导孔的数目等于或少于该至少一第一导孔的数目。6.根据权利要求3所述的半导体封装结构，其中该至少一第二导孔的剖面面积等于或大于该至少一第一导孔的剖面面积。7.根据权利要求1所述的半导体封装结构，其中该介电封装层是由光敏性的聚酰亚胺形成。8.一种半导体封装结构的制造方法，包括：在一基板上...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71