一种动态随机存储器的快速译码器及译码方法技术

本发明专利技术涉及一种动态随机存储器的快速译码器及译码方法，包括预译码器、失效地址比较器、冗余预译码器、正锁存复制电路、冗余列选线驱动器和列选线驱动器，还包括延时单元、正锁存器一和正锁存器二；为了解决现有的译码器列地址CADD和列时钟CAS之间的建立时间ts_cadd太长的技术问题，在本发明专利技术中，列地址CADD不需要等待列时钟CAS的上升沿到来，直接进行失效地址比较和预译码。当失效地址命中HIT和预译码YP产生后，再由延时后的延时列时钟CASD，对失效地址命中HIT和预译码YP进行锁存。这样做的好处在于可以利用列地址CADD和列时钟CAS之间的建立时间ts_cadd来进行失效地址比较和预译码，从而减小译码时间。

【技术实现步骤摘要】

本专利技术涉及动态随机存储器设计领域，特别涉及一种动态随机存储器的快速译码器结构。
技术介绍
动态随机存储器作为个人电脑和移动设备必不可少的组成单元，其性能影响着个人电脑和移动设备整个系统的性能。译码器是动态随机存储器的重要的组成部分，其延时在动态随机存储器总的访问延时中占了很大的比例。传统的译码器结构如图1所示，包括正锁存器、正锁存器复制电路、失效地址比较器、失效地址比较器复制电路、预译码器、冗余预译码器、冗余列选线驱动器和列选线驱动器。列时钟CAS连接正锁存器的输入和正锁存器复制电路的输入。列地址CADD连接正锁存器的输入。正锁存器输出列锁存地址CAQ给失效地址比较器的输入以及预译码器的输入。正锁存器复制电路输出延时列时钟CASX给失效地址比较器复制电路的输入。失效地址比较器复制电路输出列选线使能CSLE给冗余预译码器。失效地址比较器输出失效地址命中HIT给预译码器的输入和冗余预译码器的输入。预译码器输出预译码YP给冗余预译码器的输入和列选线驱动器的输入。冗余预译码器输出冗余列选线使能FSCSLE和冗余预译码CDRV给冗余列选驱动器，冗余列选驱动器输出冗余列选线SCSL；冗余预译码器输出冗余预译码CDRV给列选择驱动器。列选线驱动器输出列选线CSL。该译码器的工作原理如下。当动态随机存储器的译码器激活列选线时的波形如图2所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。在列时钟CAS由低变高时，列地址CADD由正锁存器锁存，经过锁存器的传播延时td_latch，产生锁存列地址CAQ。同时，列时钟经过正锁存器复制电路产生列延时时钟CASX。锁存列地址CAQ和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit,产生失效地址命中HIT。图2中，由于译码器激活的是列选线，因而没有命中失效地址，即HIT无效。同时，锁存列地址CAQ由预译码器译码，产生预译码YP。由于失效地址命中HIT无效，即访问列选线，因而预译码YP有效。同时，延时列时钟CASX由失效地址比较器复制电路产生列选线使能CSLE。失效地址命中HIT在列选线使能CSLE上升沿之前有效，建立时间为ts_hit。失效地址命中HIT、预译码YP、列选线使能CSLE由冗余预译码器，经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT无效，即访问列选线，因而冗余列选线使能FSCSLE无效。冗余预译码CDRV和预译码YP由列选线驱动器，经过列选线驱动器延时td_csldrv，译码产生列选线CSL。由于冗余列选线使能FSCSLE无效，因而冗余列选线驱动未被激活，冗余列选线SCSL无效。当动态随机存储器的译码器激活冗余列选线时的波形如图3所示。列地址CADD在列时钟CAS的上升沿之前有效，建立时间为ts_cadd。在列时钟CAS由低变高时，列地址CADD由正锁存器锁存，经过锁存器的传播延时td_latch，产生锁存列地址CAQ。同时，列时钟经过正锁存器复制电路产生列延时时钟CASX。锁存列地址CAQ和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，产生失效地址命中HIT。图3中，由于译码器激活的是冗余列选线，因而命中失效地址，即HIT有效。同时，锁存列地址CAQ由预译码器译码，产生预译码YP。由于失效地址命中HIT有效，即访问冗余列选线，因而预译码YP无效。同时，延时列时钟CASX由失效地址比较器复制电路产生列选线使能CSLE。失效地址命中HIT在列选线使能CSLE上升沿之前有效，建立时间为ts_hit。失效地址命中HIT、预译码YP、列选线使能CSLE由冗余预译码器，经过冗余预译码器延时td_cdrv，产生冗余预译码CDRV和冗余列选线使能FSCSLE。冗余预译码CDRV包含预译码信息和冗余预译码信息。由于失效地址命中HIT有效，即访问冗余列选线，因而冗余列选线使能FSCSLE有效。冗余预译码CDRV和冗余列选线使能FSCSLE由冗余列选线驱动器，经过冗余列选线驱动器延时td_csldrv，译码产生冗余列选线SCSL。由于预译码YP无效，因而列选线驱动未被激活，列选线CSL无效。对于传统的译码器结构，列地址CADD必须等待列时钟CAS。当列时钟CAS到来时，即列时钟CAS由低变高，列地址CADD经过锁存器锁存产生锁存列地址CAQ。由CAQ经过预译码器译码得到预译码YP，同时CAQ和失效地址比较产生失效地址命中HIT。当列地址CADD和列时钟CAS之间的建立时间ts_cadd很大时，列地址CADD必须等待很长的时间才能开始与失效地址比较和预译码。列地址CADD和列时钟CAS之间的建立时间ts_cadd被浪费了，对于加快列选线CSL译码没有帮助。
技术实现思路
为了解决现有的译码器列地址CADD和列时钟CAS之间的建立时间ts_cadd太长，预译码和失效地址比较等待时间过长，降低了列选线CSL译码速度的技术问题，本专利技术提供一种动态随机存储器的快速译码器及译码方法。本专利技术的技术解决方案：一种动态随机存储器的快速译码器，包括预译码器、失效地址比较器、冗余预译码器、正锁存复制电路、冗余列选线驱动器和列选线驱动器，还包括延时单元、正锁存器一和正锁存器二；列时钟CAS经过延时单元后输出延时列时钟CASD，延时列时钟CASD分别输入至正锁存器复制电路的输入端、正锁存器一的一个输入端以及正锁存器二的一个输入端，正锁存器复制电路输出列选线使能CSLE给冗余预译码器的第一个输入端；列地址CADD经过失效地址比较器输出失效地址命中HIT给正锁存器一的另一个输入端和预译码器的一个输入端，列地址CADD经过预译码器输出预译码YP给正锁存器二的另一个输入端，正锁存器一输出锁存失效地址命中HITX给冗余预译码器的第二个输入端，正锁存器二输出锁存预译码YPX分别给冗余译码器的第三个输入端和列选择驱动器的一个输入端；冗余预译码器输出冗余预译码CDRV给冗余列选线驱动器的一个输入端和列选线驱动器的另一个输入端，冗余预译码器输出冗余列选线使能FSCSLE给冗余列选线驱动器的另一个输入端；冗余列选线驱动器输出冗余列选线SCSL；列选线驱动器输出列选线CSL。一种动态随机存储器的译码方法，包括以下步骤：1)列时钟CAS为低且经过延时单元延时td_cas，产生延时列时钟CASD，延时列时钟CASD为低；2)建立失效地址命中HIT以及对列地址CADD进行预译码：2.1)建立失效地址命中HIT：列时钟CAS为低时，列地址CADD有效；列地址CADD和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，且在延时列时钟CASD的上升沿到来之前建立失效地址命中HIT，建立时间为ts_hit2同时2.2)列时钟CAS为低时，列地址CADD有效，列地址CADD经过预译码器译码生成预译码YP；3)延时列时钟CASD由低变高时，生成锁存失效地址命中HITX、锁存预译码YPX和列选线使能CSLE：3.1)生成锁存失效地址命中HITX、锁存预译码YPX：在延时列时钟CASD由低变高时，失效地址命中HIT由正锁存器一锁存，经本文档来自技高网...

【技术保护点】
一种动态随机存储器的快速译码器，包括预译码器、失效地址比较器、冗余预译码器、正锁存复制电路、冗余列选线驱动器和列选线驱动器，其特征在于：还包括延时单元、正锁存器一和正锁存器二；列时钟CAS经过延时单元后输出延时列时钟CASD，延时列时钟CASD分别输入至正锁存器复制电路的输入端、正锁存器一的一个输入端以及正锁存器二的一个输入端，正锁存器复制电路输出列选线使能CSLE给冗余预译码器的第一个输入端；列地址CADD经过失效地址比较器输出失效地址命中HIT给正锁存器一的另一个输入端和预译码器的一个输入端，列地址CADD经过预译码器输出预译码YP给正锁存器二的另一个输入端，正锁存器一输出锁存失效地址命中HITX给冗余预译码器的第二个输入端，正锁存器二输出锁存预译码YPX分别给冗余译码器的第三个输入端和列选择驱动器的一个输入端；冗余预译码器输出冗余预译码CDRV给冗余列选线驱动器的一个输入端和列选线驱动器的另一个输入端，冗余预译码器输出冗余列选线使能FSCSLE给冗余列选线驱动器的另一个输入端；冗余列选线驱动器输出冗余列选线SCSL；列选线驱动器输出列选线CSL。

【技术特征摘要】
1.一种动态随机存储器的快速译码器，包括预译码器、失效地址比较器、冗余预译码器、正锁存复制电路、冗余列选线驱动器和列选线驱动器，其特征在于：还包括延时单元、正锁存器一和正锁存器二；列时钟CAS经过延时单元后输出延时列时钟CASD，延时列时钟CASD分别输入至正锁存器复制电路的输入端、正锁存器一的一个输入端以及正锁存器二的一个输入端，正锁存器复制电路输出列选线使能CSLE给冗余预译码器的第一个输入端；列地址CADD经过失效地址比较器输出失效地址命中HIT给正锁存器一的另一个输入端和预译码器的一个输入端，列地址CADD经过预译码器输出预译码YP给正锁存器二的另一个输入端，正锁存器一输出锁存失效地址命中HITX给冗余预译码器的第二个输入端，正锁存器二输出锁存预译码YPX分别给冗余译码器的第三个输入端和列选择驱动器的一个输入端；冗余预译码器输出冗余预译码CDRV给冗余列选线驱动器的一个输入端和列选线驱动器的另一个输入端，冗余预译码器输出冗余列选线使能FSCSLE给冗余列选线驱动器的另一个输入端；冗余列选线驱动器输出冗余列选线SCSL；列选线驱动器输出列选线CSL。2.一种动态随机存储器的译码方法，其特征在于：包括以下步骤：1)列时钟CAS为低且经过延时单元延时td_cas，产生延时列时钟CASD，延时列时钟CASD为低；2)建立失效地址命中HIT以及对列地址CADD进行预译码：2.1)建立失效地址命中HIT：列时钟CAS为低时，列地址CADD有效；列地址CADD和失效地址比较器中的失效地址比较，经过失效地址比较器命中延时td_hit，且在延时列时钟CASD的上升沿到来之前建立失效地址命中HIT，建立时间为ts...

【专利技术属性】
技术研发人员：熊保玉，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61