静电放电保护器件的制造方法技术

本发明专利技术公开了一种静电放电保护器件的制造方法。所述方法包括：在半导体衬底上形成第一埋层；在所述半导体衬底上形成第一外延层；在所述第一外延层中形成第一掺杂区；以及在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。该方法采用相同的掩模形成开基极双极晶体管的发射区，以及在发射区周围形成阻挡掺杂区，从而可以降低制造成本且减小静电放电保护器件的寄生电容。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造方法，更具体地，涉及静电放电(ESD)保护器件的制造方法。
技术介绍
静电放电(ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，因此ESD产生的能量远高于芯片的承受能力，可能导致芯片的功能暂时失效甚至永久损坏。在芯片制造过程中，可以采用防静电手环或防静电服减小ESD的损害。在芯片制造完成之后，由于芯片的使用环境差异大，因此芯片很容易受到与外部物体之间的静电放电的影响。在芯片中设备ESD保护器件以提供静电释放路径，可以为芯片自身提供有效的保护，从而提供集成电路芯片的可靠性和使用寿命。在现代的电子产品(例如智能手机、笔记本电脑、平板电脑和LED显示器等)中，安装在印刷电路板(PCB)上的高速数据端口，例如HDMI、USB、DVI等，广泛地采用ESD保护器件提供保护。这些ESD保护器件或者是分立器件，或者集成在芯片内部。对于高速数据端口的保护，ESD保护器件必须具有高响应速度。ESD保护器件的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将ESD保护器件的电容设置为小于0.5pF。进一步地，ESD保护器件还应当具有高静电放电能力。可以基于多种电路结构实现ESD保护器件。图1示出一种ESD保护器件的示意性电路结构。该ESD保护器件包括并联连接在输入输出端I/O和接地端GND之间的开基极双极晶体管(open base bipolar transistor)DT和整流二极管D1。输入输出端I/O例如是高速数据端口中的端子。开基极双极晶体管DT即基极开路的NPN三极管。在ESD保护器件的断开状态，输入输出端I/O用于数据传输。在静电释放时，开基极双极晶体管DT在输入输出端I/O至接地端GND的方向上导通，或者，整流器件D1在接地端GND至输入输出端I/O的方向上导通，从而提供静电的放电路径。图2示出图1所示的ESD保护器件的寄生电容的等效电路。在ESD保护器件中，开基极双极晶体管DT的基板和发射极结可以等效为整流二极管，基极-集电极结可以等效为齐纳二极管。.整流二极管D1的寄生电容表示为C1，开基极双极晶体管DT中的基极-发射极结电容表示为C2，基极-集电极结电容表示为CZ。为了获得大的静电释放能力，基极-集电极的掺杂浓度提高且结面积增加，从而开基极双极晶体管DT的寄生电容CZ比C2大得多。进一步地，由于开基极双极晶体管DT和整流二极管D1彼此并联连接，开基极双极晶体管DT的寄生电容C2和CZ串联连接，该ESD保护器件的等效电容C(I/O-GND)≈C1+C2。也即，该ESD保护器件的等效电容主要决定于整流二极管D1的寄生电容C1和开基极双极晶体管DT的等效电容C2。然而，现有制造方法在开基极双极晶体管DT中引入诱导掺杂区，使得开基极双极晶体管DT的等效电容C2也增加。期望进一步改进ESD保护器件的制造方法以提高ESD保护器件的响应速度。
技术实现思路
有鉴于此，本专利技术提供一种ESD保护器件的制造方法，其中通过通过形成阻挡掺杂区以减小ESD保护器件的寄生电容。本专利技术提供一种静电放电保护器件的制造方法包括：在半导体衬底上形成第一埋层；在所述半导体衬底上形成第一外延层；在所述第一外延层中形成第一掺杂区；以及在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。优选地，在形成所述第一掺杂区的步骤之前，还包括：在所述第一外延层上形成所述第一掩模，所述第一掩模具有与所述第一掺杂区相对应的第一开口。优选地，在形成所述第一掺杂区的步骤和形成所述第二掺杂区的步骤之间，还包括：扩大所述第一开口的尺寸，从而暴露所述第一外延层围绕所述第一掺杂区的一部分表面。优选地，采用反应离子蚀刻来扩大所述第一开口的尺寸。优选地，所述半导体衬底和所述第一掺杂区分别作为开基极双极晶体管的集电区和发射区，所述第一埋层和所述第一外延层共同作为所述开基极双极晶体管的基区。优选地，所述制造方法还包括：在所述半导体衬底中形成第二埋层；在所述半导体衬底上形成第二外延层；以及在所述第二外延层中形成第三掺杂区，其中，所述第二埋层和所述第二外延层为所述第一掺杂类型，所述第三掺杂区为所述第二掺杂类型。优选地，采用相同的外延生长步骤形成所述第一外延层和所述第二外延层。优选地，所述第一外延层和所述和二外延层分别由所述第一埋层和所述第二埋层自掺杂。优选地，所述第一外延层和所述第一掺杂区分别作为整流器件的阴极和阳极。优选地，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：在所述第一外延层、所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的表面形成层间介质层；在所述层间介质中形成分别到达所述第一掺杂区和所述第三掺杂区的导电通道；在所述层间介质层上形成与所述导电通道电连接的第一电极；以及在所述半导体衬底与所述第一电极相对的表面上形成第二电极。优选地，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：形成隔离结构，所述隔离结构从所述第一外延层和所述第二外延层的表面延伸至所述半导体衬底中，以限定整流器件和开基极双极晶体管各自的有源区。根据本专利技术实施例的方法，采用相同的掩模形成开基极双极晶体管的发射区，以及在发射区周围形成阻挡掺杂区，从而可以降低制造成本且减小静电放电保护器件的寄生电容。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出一种ESD保护器件的示意性电路结构；图2示出图1所示的ESD保护器件的寄生电容的等效电路；图3至6分别示出根据现有技术的ESD保护器件的示意性结构的截面图；以及图7a至7g分别示出根据本专利技术实施例的ESD保护器件制造方法不同阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。图3至6分别示出根据现本文档来自技高网...

【技术保护点】
一种静电放电保护器件的制造方法，包括：在半导体衬底上形成第一埋层；在所述半导体衬底上形成第一外延层；在所述第一外延层中形成第一掺杂区；以及在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。

【技术特征摘要】
1.一种静电放电保护器件的制造方法，包括：在半导体衬底上形成第一埋层；在所述半导体衬底上形成第一外延层；在所述第一外延层中形成第一掺杂区；以及在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。2.根据权利要求1所述的方法，在形成所述第一掺杂区的步骤之前，还包括：在所述第一外延层上形成所述第一掩模，所述第一掩模具有与所述第一掺杂区相对应的第一开口。3.根据权利要求2所述的方法，在形成所述第一掺杂区的步骤和形成所述第二掺杂区的步骤之间，还包括：扩大所述第一开口的尺寸，从而暴露所述第一外延层围绕所述第一掺杂区的一部分表面。4.根据权利要求3所述的方法，其中，采用反应离子蚀刻来扩大所述第一开口的尺寸。5.根据权利要求1所述的方法，其中，所述半导体衬底和所述第一掺杂区分别作为开基极双极晶体管的集电区和发射区，所述第一埋层和所述第一外延层共同作为所述开基极双极晶体管的基区。6.根据权利要求1所述的方法，还包括：在所述半导体衬底中形成第二埋层；在所述半导体衬底上形成第...

【专利技术属性】
技术研发人员：殷登平，王世军，姚飞，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33