【技术实现步骤摘要】
本申请关于集成电路，特别是一种传输门电路和传输门电路的版图结构。
技术介绍
1、随着集成电路的快速发展，数字电路的技术日趋成熟。在数字电路中，通常使用传输门电路传输数字讯号以及模拟讯号，可利用传输门电路制作模拟数字转换器或各种逻辑门。
2、传输门电路由p型金属氧化物半导体型场效应管(p-type metal oxidesemiconductor field effect transistor，pmos管)和n型金属氧化物半导体型场效应管(n-type metal oxide semiconductor field effect transistor，nmos管)组成。在pmos管和nmos管的开关过程中，电荷积聚在pmos管的栅极和nmos管的栅极，积聚的电荷影响传输门电路的运作，导致传输门电路所传输的讯号出现误差。
技术实现思路
1、根据前述，本申请提供一种传输门电路，以解决电荷积聚在pmos管的栅极和nmos管的栅极的问题。
2、基于上述目的，本申请提供一种传输门电路，包括传输门、第一辅助电路以及第二辅助电路。传输门包括至少一组p型第一晶体管和n型第二晶体管,每组p型第一晶体管的第一端和n型第二晶体管的第一端互连以作为输入端，每组p型第一晶体管的第二端和n型第二晶体管的第二端互连以作为输出端，每组p型第一晶体管和n型第二晶体管的控制端的信号互补。第一辅助电路与每个p型第一晶体管耦接并被配置为电荷吸收电路，用以吸收每个p型第一晶体管关断动作所产生的电荷。第
3、在本申请的实施例中，第一辅助电路的导通和关断状态与每个p型第一晶体管的开关状态互补。第二辅助电路的导通和关断状态与每个n型第二晶体管的开关状态互补。
4、在本申请的实施例中，当至少一组p型第一晶体管和n型第二晶体管的组数为至少两组时，每相邻的两个p型第一晶体管的漏极和源极相连，每相邻的两个n型第二晶体管的漏极和源极相连。
5、在本申请的实施例中，第一辅助电路包括与每个p型第一晶体管的第一端连接的p型第三晶体管和与每个p型第一晶体管的第二端连接的p型第四晶体管。每个p型第一晶体管的第一端为漏极或源极，每个p型第一晶体管的第二端为源极或漏极。
6、在本申请的实施例中，第二辅助电路包括与每个n型第二晶体管的第一端连接的n型第五晶体管和与每个n型第二晶体管的第二端连接的n型第六晶体管。每个n型第二晶体管的第一端为漏极或源极，每个n型第二晶体管的第二端为源极或漏极。
7、在本申请的实施例中，p型第三晶体管的第二端与每个p型第一晶体管的第一端连接，p型第四晶体管的第一端与每个p型第一晶体管的第二端连接，n型第五晶体管的第二端与每个n型第二晶体管的第一端连接，n型第六晶体管的第一端与每个n型第二晶体管的第二端连接，p型第三晶体管的第一端和n型第五晶体管的第一端互连以作为第一传输端，p型第四晶体管的第二端和n型第六晶体管的第二端互连以作为第二传输端。
8、在本申请的实施例中，第一传输端与输入端相连以接受输入信号或输出输出信号，第二传输端与输出端相连以输出输出信号或接受输入信号。
9、在本申请的实施例中，每个p型第一晶体管的背栅端、p型第三晶体管的背栅端以及p型第四晶体管的背栅端接收第一参考电压，每个n型第二晶体管的背栅端、n型第五晶体管的背栅端以及n型第六晶体管的背栅端接收第二参考电压，第一参考电压大于第二参考电压。
10、在本申请的实施例中，p型第三晶体管的控制端和p型第四晶体管的控制端接收的信号与每个p型第一晶体管的控制端接收的信号互补，n型第五晶体管的控制端和n型第六晶体管的控制端接收的信号与每个n型第二晶体管的控制端接收的信号互补，每个p型第一晶体管的控制端、n型第五晶体管的控制端和n型第六晶体管的控制端接收第一控制电压，每个n型第二晶体管的控制端、p型第三晶体管和p型第四晶体管的控制端接收第二控制电压。
11、在本申请的实施例中，当第一控制电压为高电压且第二控制电压为低电压时，至少一个p型第一晶体管及至少一个n型第二晶体管皆为关断，p型第三晶体管、p型第四晶体管、n型第五晶体管以及n型第六晶体管皆导通，以吸收p型第一晶体管及n型第二晶体管所释放的电荷。
12、在本申请的实施例中，当第一控制电压为低电压且第二控制电压为高电压，且当每个p型第一晶体管的栅源电压小于对应的p型第一晶体管的开启电压，每个p型第一晶体管m1导通，同时每个n型第二晶体管的栅源电压大于对应的n型第二晶体管的开启电压，每个n型第二晶体管导通，p型第三晶体管及p型第四晶体管皆关断，n型第五晶体管及n型第六晶体管皆关断。
13、基于上述目的，本申请提供一种传输门电路的版图结构，包括传输门、第一辅助结构以及第二辅助结构。传输门包括至少一组p型第一晶体管和n型第二晶体管的结构，每组p型第一晶体管和n型第二晶体管的栅极在第一方向间隔上下排列，每组p型第一晶体管和n型第二晶体管的漏极和源极分别位于其栅极的两侧。第一辅助结构位于传输门的第一晶体管的两侧，用以吸收每个p型第一晶体管关断动作所产生的电荷。第二辅助结构位于传输门的第二晶体管的两侧，用以吸收每个n型第二晶体管关断动作所产生的电荷。
14、在本申请的实施例中，当至少一组p型第一晶体管和n型第二晶体管的组数为至少两组时，每两个p型第一晶体管在第二方向上依次并排排列，每两个n型第二晶体管在第三方向上依次并排排列，其中，第二方向和第三方向分别与第一方向垂直，第二方向和第三方向平行。
15、在本申请的实施例中，第一辅助结构包括p型第三晶体管和p型第四晶体管，第二辅助结构包括n型第五晶体管和n型第六晶体管，其中，p型第三晶体管和p型第四晶体管分别位于p型第一晶体管的两侧并以所有p型第一晶体管为基准呈对称设置，n型第五晶体管和n型第六晶体管分别位于n型第二晶体管的两侧并以至所有n型第二晶体管为基准呈对称设置。p型第三晶体管的源区和漏区和p型第四晶体管的源区和漏区分别与其相邻的p型第一晶体管的源区或漏区合并，n型第五晶体管的源区和漏区和n型第六晶体管的源区和漏区分别与其相邻的n型第二晶体管的源区或漏区合并。
16、在本申请的实施例中，p型第三晶体管的源区和漏区、每个p型第一晶体管的源区或所述漏区、第五晶体管的源区和漏区以及每个n型第二晶体管的源区或漏区连接至第一传输端，p型第四晶体管的源区和漏区、每个p型第一晶体管源区或所述漏区、n型第六晶体管的源区和漏区以及每个n型第二晶体管的源区或漏区连接至第二传输端。
17、在本申请的实施例中，p型第三晶体管的栅极、每个n型第二晶体管的栅极、p型第四晶体管的栅极通过各自的栅接触孔连接至第一控制电压，n型五晶体管的栅极、每个p型第一晶体管的栅极、n型第六晶体管的栅极通过各自的栅接触孔连接至与所述第一控制电压反相的第二控本文档来自技高网...
【技术保护点】
1.一种传输门电路，其特征在于，包括：
2.如权利要求1所述的传输门电路，其特征在于，所述第一辅助电路的导通和关断状态与每个所述P型第一晶体管的开关状态互补；所述第二辅助电路的导通和关断状态与每个所述N型第二晶体管的开关状态互补。
3.如权利要求1所述的传输门电路，其特征在于，当所述至少一组P型第一晶体管和N型第二晶体管的组数为至少两组时，每相邻的所述两个P型第一晶体管的漏极和源极相连，每相邻的所述两个N型第二晶体管的漏极和源极相连。
4.如权利要求1所述的传输门电路，其特征在于，所述第一辅助电路包括与每个所述P型第一晶体管的第一端连接的P型第三晶体管和与每个所述P型第一晶体管的第二端连接的P型第四晶体管，其中每个所述P型第一晶体管的所述第一端为漏极或源极，每个所述P型第一晶体管的所述第二端为源极或漏极。
5.如权利要求4所述的传输门电路，其特征在于，所述第二辅助电路包括与每个所述N型第二晶体管的第一端连接的N型第五晶体管和与每个所述N型第二晶体管的第二端连接的N型第六晶体管，其中每个所述N型第二晶体管的所述第一端为漏极或源极，每个
6.如权利要求5所述的传输门电路，其特征在于，所述P型第三晶体管的第二端与每个所述P型第一晶体管的第一端连接，所述P型第四晶体管的第一端与每个所述P型第一晶体管的第二端连接，所述N型第五晶体管的第二端与每个所述N型第二晶体管的第一端连接，所述N型第六晶体管的第一端与每个所述N型第二晶体管的第二端连接，所述P型第三晶体管的所述第一端和所述N型第五晶体管的所述第一端互连以作为第一传输端，所述P型第四晶体管的所述第二端和所述N型第六晶体管的所述第二端互连以作为第二传输端。
7.如权利要求6所述的传输门电路，其特征在于，所述第一传输端与所述输入端相连以接受输入信号或输出输出信号，所述第二传输端与所述输出端相连以输出输出信号或接受输入信号。
8.如权利要求6所述的传输门电路，其特征在于，每个所述P型第一晶体管的背栅端、所述P型第三晶体管的背栅端以及所述P型第四晶体管的背栅端接收第一参考电压，每个所述N型第二晶体管的背栅端、所述N型第五晶体管的背栅端以及所述N型第六晶体管的背栅端接收第二参考电压，所述第一参考电压大于所述第二参考电压。
9.如权利要求6所述的传输门电路，其特征在于，所述P型第三晶体管的控制端和所述P型第四晶体管的控制端接收的信号与每个所述P型第一晶体管的控制端接收的信号互补，所述N型第五晶体管的控制端和所述N型第六晶体管的控制端接收的信号与每个所述N型第二晶体管的控制端接收的信号互补，每个所述P型第一晶体管的所述控制端、所述N型第五晶体管的所述控制端和所述N型第六晶体管的控制端接收第一控制电压，每个所述N型第二晶体管的所述控制端、所述P型第三晶体管和所述P型第四晶体管的控制端接收第二控制电压。
10.如权利要求9所述的传输门电路，其特征在于，当所述第一控制电压为高电压且所述第二控制电压为低电压时，每个所述P型第一晶体管及每个所述N型第二晶体管皆为关断，所述P型第三晶体管、所述P型第四晶体管、所述N型第五晶体管以及所述N型第六晶体管皆导通，以吸收每个所述P型第一晶体管及每个所述N型第二晶体管所释放的电荷。
11.如权利要求9所述的传输门电路，其特征在于，当所述第一控制电压为低电压且所述第二控制电压为高电压，且当每个所述P型第一晶体管的栅源电压小于对应的所述P型第一晶体管的开启电压，每个所述P型第一晶体管导通，同时每个所述N型第二晶体管的栅源电压大于对应的所述N型第二晶体管的开启电压，每个所述N型第二晶体管导通，所述P型第三晶体管及所述P型第四晶体管皆关断，所述N型第五晶体管及所述N型第六晶体管皆关断。
12.一种传输门电路的版图结构，其特征在于，包括：
13.根据权利要求12所述传输门电路的版图结构，其特征在于：当所述至少一组P型第一晶体管和N型第二晶体管的组数为至少两组时，每所述两个P型第一晶体管在第二方向上依次并排排列，每所述两个N型第二晶体管在第三方向上依次并排排列，其中，所述第二方向和所述第三方向分别与第一方向垂直，所述第二方向和所述第三方向平行。
14.根据权利要求12或13所述传输门电路的版图结构，其特征在于：
15.根据权利要求14所述传输门电路的版图结构，其特征在于，所述P型第三晶体管的所述源区和所述漏区、每个所述P型第一晶体管的所述源区或所述漏区、所述第五晶体管的所述源区和所述漏区以及每个所述N型第二晶体管的所述源区或所述漏区连接至第一传输端，所述P型第四晶体管的...
【技术特征摘要】
1.一种传输门电路，其特征在于，包括：
2.如权利要求1所述的传输门电路，其特征在于，所述第一辅助电路的导通和关断状态与每个所述p型第一晶体管的开关状态互补；所述第二辅助电路的导通和关断状态与每个所述n型第二晶体管的开关状态互补。
3.如权利要求1所述的传输门电路，其特征在于，当所述至少一组p型第一晶体管和n型第二晶体管的组数为至少两组时，每相邻的所述两个p型第一晶体管的漏极和源极相连，每相邻的所述两个n型第二晶体管的漏极和源极相连。
4.如权利要求1所述的传输门电路，其特征在于，所述第一辅助电路包括与每个所述p型第一晶体管的第一端连接的p型第三晶体管和与每个所述p型第一晶体管的第二端连接的p型第四晶体管，其中每个所述p型第一晶体管的所述第一端为漏极或源极，每个所述p型第一晶体管的所述第二端为源极或漏极。
5.如权利要求4所述的传输门电路，其特征在于，所述第二辅助电路包括与每个所述n型第二晶体管的第一端连接的n型第五晶体管和与每个所述n型第二晶体管的第二端连接的n型第六晶体管，其中每个所述n型第二晶体管的所述第一端为漏极或源极，每个所述n型第二晶体管的所述第二端为源极或漏极。
6.如权利要求5所述的传输门电路，其特征在于，所述p型第三晶体管的第二端与每个所述p型第一晶体管的第一端连接，所述p型第四晶体管的第一端与每个所述p型第一晶体管的第二端连接，所述n型第五晶体管的第二端与每个所述n型第二晶体管的第一端连接，所述n型第六晶体管的第一端与每个所述n型第二晶体管的第二端连接，所述p型第三晶体管的所述第一端和所述n型第五晶体管的所述第一端互连以作为第一传输端，所述p型第四晶体管的所述第二端和所述n型第六晶体管的所述第二端互连以作为第二传输端。
7.如权利要求6所述的传输门电路，其特征在于，所述第一传输端与所述输入端相连以接受输入信号或输出输出信号，所述第二传输端与所述输出端相连以输出输出信号或接受输入信号。
8.如权利要求6所述的传输门电路，其特征在于，每个所述p型第一晶体管的背栅端、所述p型第三晶体管的背栅端以及所述p型第四晶体管的背栅端接收第一参考电压，每个所述n型第二晶体管的背栅端、所述n型第五晶体管的背栅端以及所述n型第六晶体管的背栅端接收第二参考电压，所述第一参考电压大于所述第二参考电压。
9.如权利要求6所述的传输门电路，其特征在于，所述p型第三晶体管的控制端和所述p型第四晶体管的控制端接收的信号与每个所述p型第一晶体管的控制端接收的信号互补，所述n型第五晶体管的控制端和所述n型第六晶体管的控制端接收的信号与每个所述n型第二晶体管的控制端接收的信号互补，每个所述p型第一晶体管的所述控制端、所述n型第五晶体管的所述控制端和所述n型第六晶体管的控制端接收第一控制电压，每个所述n型第二晶体管的所述控制端、所述p型第三晶体管和所述p型第四晶体管的控制端接收第二控制电压。
10.如权利要求9所述的传输门电路，其特征在于，当所述第一控制电压为高电压且所述第二控制电压为低电压时，每个所述p型第一晶体管及每个所述n型第二晶体管皆为关断，所述p型第三晶体管、所述p型第四晶体管、所述n型第五晶体管以及所述n型第六晶体管皆导通，以吸收每个所述p型第一晶体管及每个所述n型第二晶体管所释放的...
【专利技术属性】
技术研发人员：宋健，姚刚，吴燕，杨宇，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：
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