一种改善低介电常数介质层中通孔形貌的方法技术

本发明专利技术属于半导体集成电路制造工艺技术领域，公开了一种改善低介电常数介质层中通孔形貌的方法，包括以下步骤：首先提供一半导体基底,并在其表面依次形成刻蚀停止层、复合介质层以及抗反射介质层；接着在抗反射介质层的表面形成复合光刻层；然后对抗反射介质层以及复合介质层进行部分通孔的刻蚀；再接着对形成的部分通孔的内壁进行表面等离子处理；最后继续后续通孔的刻蚀，完成整体通孔结构。本发明专利技术在部分通孔结构形成后，对其内壁表面进行等离子处理，使其表面改性形成预设厚度的第一氧化层，从而提高抗刻蚀性能，并维持已形成的通孔形貌，有助于改善通孔的整体形貌。

【技术实现步骤摘要】

本专利技术属于半导体集成电路制造工艺
，设及一种改善低介电常数介质层 中通孔形貌的方法。
技术介绍
随着集成电路技术的不断发展，在进入深亚微米特征尺寸后，由半导体器件后道 互连带来的RC延迟已成为影响器件性能的重要因素之一，其限制了集成电路频率性能的 提高。为突破运一限制，不断有新的互连材料被应用到半导体后道工艺中，例如低电阻率的 铜金属和低介电常数介质的结合就可W有效改善互连线的性能。关于铜互连技术的研究及 开发迄今已有几十年，为逐步降低电容C，不断有新的低介电常数介质材料进入应用领域， 由此需要对各种不同的介质材料进行针对性的工艺优化及新工艺开发。 在各种介质材料的发展过程中，通过材料结构及成份的调整，使介电常数逐渐降 低。与传统的氧化娃材料相比，低介电常数材料质地更为疏松，其中还有孔隙，此外通常还 渗入其他杂质元素如碳W进一步降低介电常数。介质材料的上述改变带来了一定的技术困 难，如相关结构容易塌陷变形、金属原子在介质中更易扩散等。就工艺实现而言，在后道工 艺中，双镶嵌结构是相当成熟的集成方法，其基本结构为沟槽和通孔，通孔起着不同互连层 间的连通作用，其形貌对后续金属填充工艺及器件的电学性能都有密切的关系。在低介电 常数介质材料投入应用后，由于材料本身的性质使刻蚀过程的通孔形貌控制更为困难，容 易在侧壁造成过大的横向刻蚀，形成凸肚形化owing)的通孔形貌。究其原因，主要是刻蚀 过程中不断有一些离子侧向轰击已形成的通孔部分，使孔径不断增大。 常规的介质刻蚀气体为碳氣类，可W通过调节气体种类、流量，W及其他相关工 艺参数，W控制反应副产物（聚合物）的产生量，从而影响所形成通孔的形貌。专利号为 7838432的美国专利提出了一种采用负偏置电压、高副产物的刻蚀形貌控制手段，但该方法 主要通过工艺条件的调整实现期望的工艺结果，工艺开发过程比较复杂困难，且并不特别 针对低介电常数材料而开发。因此，本领域技术人员亟需提供一种改善低介电常数介质层 中通孔形貌的方法，简化工艺流程，降低生产成本。
技术实现思路
针对W上问题，为克服现有技术的不足，本专利技术的目的在于提供一种改善低介电 常数介质层中通孔形貌的方法，可对部分通孔刻蚀后的表面进行改性处理，增强其抗蚀性 能，W实现对通孔整体形貌的改善，简化工艺流程，降低生产成本。 为了解决上述技术问题，本专利技术提供了一种改善低介电常数介质层中通孔形貌的 方法，包括W下步骤： 步骤S01，提供一半导体基底，并在其表面依次形成刻蚀停止层、复合介质层W及 抗反射介质层； 步骤S02,在所述抗反射介质层的表面形成复合光刻层； 步骤S03,对所述抗反射介质层W及复合介质层进行部分通孔的刻蚀； 步骤S04,对形成的部分通孔的内壁进行表面等离子处理，W使所述部分通孔的内 壁表面形成预设厚度的第一氧化层； 步骤S05,继续后续通孔的刻蚀，W形成整体通孔结构。 优选的，所述步骤SOl中，采用等离子体增强化学气相沉积工艺形成所述刻蚀停 止层、复合介质层W及抗反射介质层。 优选的，所述步骤SOl中，所述刻蚀停止层的材料为氮化娃、碳化娃或碳氮化娃中 的一种或其组合；所述复合介质层从下往上依次包括第二氧化层、第一低介电常数介质层 W及第二低介电常数介质层；所述抗反射介质层的材料为氮氧化娃。 优选的，所述步骤S03中，所述部分通孔的刻蚀停止于所述第一低介电常数介质 层中，所述部分通孔在第一低介电常数介质层中的刻蚀深度为800~1 oooA，所述第一低 介电常数介质层的材质为黑钻石BD II，第二低介电常数介质层的材质为黑钻石BDI。 优选的，所述步骤S02中，形成复合光刻层的步骤包括： 在所述抗反射介质层表面形成碳旋涂材料层； 在所述碳旋涂材料层表面形成含娃抗反射层； 在所述含娃抗反射层表面涂布光刻胶层； 图案化所述光刻胶层，W使所述光刻胶层上形成通孔图形。 优选的，所述步骤S03中，所述含娃抗反射层的刻蚀气体为CFa W及CHF 3的组合， 所述碳旋涂材料层的刻蚀气体为C0、C〇2或其组合，所述抗反射介质层的刻蚀气体为CF4 W及CHF3的组合，所述第一低介电常数介质层W及第二低介电常数介质层的刻蚀气体为 及Ar的组合。 优选的，所述步骤S04中，对所述部分通孔的内壁进行表面等离子处理的气体为〇2 W及Ar的组合或HzW及N 2的组合。 优选的，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：〇2的流量为 100~ISOsccm, Ar的流量为50~70sccm，等离子处理的腔室压强为50~TOmtorr, 60MHz 源功率范围为800~900W，2MHz偏置功率范围为200~300W，等离子处理时间为50~80 秒。 优选的，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：?的流量为 120~ISOsccm,成的流量为40~60sccm，等离子处理的腔室压强30~SOmtorr, 60MHz源 功率范围为700~900W，2MHz偏置功率范围为200~300W，等离子处理时间为60~120 秒。 优选的，所述步骤S05中，所述后续通孔的刻蚀气体为CaFs、NzW及Ar的组合。本专利技术提供了，在部分通孔结构形 成后，对其内壁表面进行等离子处理，使其表面改性形成预设厚度的第一氧化层，从而提高 抗刻蚀性能，并维持已形成的通孔形貌，有助于改善通孔的整体形貌；本专利技术制造工艺简 单，降低了生产成本，且制备方法与传统的CMOS工艺完全兼容。【附图说明】为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的 附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领 域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据运些附图获得其他的附 图。 图1为本专利技术提出的改善低介电常数介质层中通孔形貌方法的流程示意图； 图2a-2e为本专利技术提出的形成低介电常数介质层中各工艺步骤通孔的剖面结构 示意图。【具体实施方式】 为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施 方式作进一步地详细描述。本领域技术人员可由本说明书所掲露的内容轻易地了解本专利技术 的其他优点与功效。本专利技术还可W通过另外不同的【具体实施方式】加W实施或应用，本说明 书中的各项细节也可W基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或 改变。 上述及其它技术特征和有益效果，将结合实施例及附图对本专利技术提出的改善低介 电常数介质层中通孔形貌的方法进行详细说明。图1为本专利技术提出的改善低介电常数介质 层中通孔形貌方法的流程示意图；图2a-2e为本专利技术提出的形成低介电常数介质层中各工 艺步骤通孔的剖面结构示意图。 阳〇31] 实施例一 请参阅图1，本专利技术提供了，包括W 下步骤： 步骤S01，提供一半导体基底100,并在其表面依次形成刻蚀停止层200、复合介质 层300 W及抗反射介质层400。 请参照图2a，具体的，本步骤中，可采用等离子体增强化学气相沉积工艺形成刻蚀 停止层200、复合介质层300 W及抗反射介质层400。其中，刻蚀停止层200的材料为氮化 娃、碳化娃或碳氮化娃中的一种或其组合；复合介质层300从下往上依次包括第二氧化层 330、第一低介本文档来自技高网...

【技术保护点】
一种改善低介电常数介质层中通孔形貌的方法，其特征在于，包括以下步骤：步骤S01，提供一半导体基底,并在其表面依次形成刻蚀停止层、复合介质层以及抗反射介质层；步骤S02，在所述抗反射介质层的表面形成复合光刻层；步骤S03，对所述抗反射介质层以及复合介质层进行部分通孔的刻蚀；步骤S04，对形成的部分通孔的内壁进行表面等离子处理，以使所述部分通孔的内壁表面形成预设厚度的第一氧化层；步骤S05，继续后续通孔的刻蚀，以形成整体通孔结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：王伟军，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：上海;31