以部分金属栅作为高介电常数栅介质刻蚀阻挡层的结构及集成方法技术

本发明专利技术属于半导体芯片技术领域，具体为一种以部分金属栅作为高介电常数栅介质刻蚀阻挡层的结构及集成方法。包括：在刻蚀高Ｋ材料时由部分金属栅作为刻蚀高Ｋ材料的刻蚀阻挡层；在集成之后用简化的步骤使ＮＭＯＳ和ＰＭＯＳ的阈值电压符合要求。本发明专利技术的优点在于克服了ＰＭＯＳ栅的费米能级钉扎效应，而且可以解决传统工艺在去除光刻胶时对高Ｋ介质有损伤的问题，大大简化了高Ｋ金属栅的集成复杂度。

Structure and integration method for etching barrier layer by using partial metal gate as high dielectric constant gate dielectric

The invention belongs to the technical field of semiconductor chips, in particular to a structure and an integration method for etching barrier layers with partial metal gratings as high dielectric constant gate dielectrics. Including: when etching high K material, a partial metal gate is used as etching barrier to etch high K material; after integration, the threshold voltage of NMOS and PMOS meets the requirements with a simplified step. The invention has the advantages of overcoming the PMOS gate Fermi level pinning effect, but also can solve the traditional process of damage problem for high K dielectric in photoresist removal, greatly simplifies the integration of high K metal gate complexity.

【技术实现步骤摘要】

本专利技术属于半导体芯片
，具体涉及一种高介电常数(高K)栅介质与金属栅 的结构和集成方法。
技术介绍
近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展 基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半 导体芯片集成度的不断增加，MOS晶体管的沟道长度也在不断的縮短，当MOS晶体管的沟 道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。为克服短沟道效应带来的不良效果(如阈值电压下降等)，在小于40纳米时，MOS 晶体管通常需要采用高K栅介质与金属栅集成的方法，不过这里大家存在着激烈的讨论， 也就是什么才是栅极堆栈生产的最佳技术。这里主要有两种方法，分别为gate first和gate last。 gate last技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步 完成之后再形成金属栅极；而gate first技术的特点是在对硅片进行漏/源区离子注入操作以 及随后的退火工步完成之前便生成金属栅极。目前比较成熟的是采用gate last工艺，gate last 技术首先要形成硅基与本文档来自技高网...

【技术保护点】
一种部分金属栅作为刻蚀高Ｋ材料的刻蚀阻挡层结构，其特征在于，该结构包括至少一层高Ｋ材料层，以及用来在刻蚀高Ｋ材料层时保护所覆盖的高Ｋ材料层的刻蚀阻挡层，这里Ｋ为介电常数。

【技术特征摘要】

【专利技术属性】
技术研发人员：王鹏飞，孙清清，丁士进，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]