驱动非易失性半导体装置的方法制造方法及图纸

本发明专利技术的驱动非易失性半导体装置的方法，分别向源电极(15)、漏电极(16)及下部栅电极膜(12)施加电压Vs、Vd及V3，同时，在比使强电介质膜(13)所包含的所有极化反转所需的期间短的期间内，分别向第1上部栅电极(17a)及第2上部栅电极(17b)施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2变大且宽度WRH变小。脉冲电压V1及V2的绝对值小于使强电介质膜(13)所包含的所有极化反转所需的电压的绝对值。电压Vs、Vd及V3、脉冲电压V1及V2满足Vs、Vd、V3>V1、V2的关系。

【技术实现步骤摘要】
【国外来华专利技术】驱动非易失性半导体装置的方法
本公开涉及驱动非易失性半导体装置的方法。
技术介绍
图8A及图8B分别表示专利文献1公开的非易失性半导体装置的俯视图及剖视图。如图8A及图8B所示，该非易失性半导体装置920具备：基板911、控制电极膜912、强电介质膜913及半导体膜914。在半导体膜914上形成源电极915、漏电极916及第1～第4输入电极917a～917d。【在先技术文献】【专利文献】【专利文献1】国际公开第2011／111305号
技术实现思路
【专利技术要解决的问题】本公开提供一种驱动非易失性半导体装置的新方法。【用于解决问题的手段】本公开提供包括以下工序的驱动非易失性半导体装置的方法：准备非易失性半导体装置的工序a，其中，非易失性半导体装置具备：下部栅电极膜12、强电介质膜13、半导体膜14、源电极15、漏电极16、第1上部栅电极17a及第2上部栅电极17b，下部栅电极膜12、强电介质膜13及半导体膜14按照该顺序依次被层叠，源电极15、漏电极16、第1上部栅电极17a及第2上部栅电极17b形成在半导体膜14上，Z方向表示下部栅电极膜12、强电介质膜13及半导体膜14的层叠方向，俯视时，源电极15及漏电极16沿着X方向相互对置，俯视时，第1上部栅电极17a及第2上部栅电极17b沿着Y方向相互对置，X方向及Y方向相互正交，X方向及Y方向都与Z方向正交，高电阻区域32、第1低电阻区域31a及第2低电阻区域31b形成在半导体膜14内，俯视时，高电阻区域32沿着Y方向具有宽度WRH，俯视时，第1低电阻区域31a沿着Y方向具有宽度WRL1，俯视时，第2低电阻区域31b沿着Y方向具有宽度WRL2，宽度WRH的值在0以上，宽度WRL1的值在0以上，宽度WRL2的值在0以上，俯视时，高电阻区域32、第1低电阻区域31a及第2低电阻区域31b被夹在第1上部栅电极17a与第2上部栅电极17b之间，俯视时，第1低电阻区域31a被夹在第1上部栅电极17a与高电阻区域32之间，俯视时，第2低电阻区域31b被夹在第2上部栅电极17b与高电阻区域32之间，俯视时，高电阻区域32被夹在第1低电阻区域31a与第2低电阻区域31b之间，分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3的同时，在比使强电介质膜13所包含的所有极化反转所需的期间更短的期间T1内，分别向第1上部栅电极17a及第2上部栅电极17b施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2的值变大且宽度WRH的值变小的工序b，其中，脉冲电压V1的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，脉冲电压V2的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，电压Vs、电压Vd、电压V3、脉冲电压V1及脉冲电压V2满足以下的关系(I)，Vs、Vd、V3>V1、V2(I)，反复进行n次工序(b)直到源电极15及漏电极16间的电阻值成为预先确定的电阻值以下为止的工序(c)，其中n是2以上的整数。强电介质膜13也可以与半导体膜14相接。也可以满足以下的关系(II)及(III)。Vs=Vd=V3(II)；V1=V2<V3(III)。n也可以在3以上。n也可以在5以上。n也可以在10以上。在进行工序(b)之前，宽度WRL1及宽度WRL2的值也可以都为0。在进行工序(c)之后，宽度WRH的值也可以为0。本公开提供包括以下工序的驱动非易失性半导体装置的方法：准备非易失性半导体装置的工序a，其中，非易失性半导体装置具备：下部栅电极膜12、强电介质膜13、半导体膜14、源电极15、漏电极16、第1上部栅电极17a及第2上部栅电极17b，下部栅电极膜12、强电介质膜13及半导体膜14按照该顺序依次被层叠，源电极15、漏电极16、第1上部栅电极17a及第2上部栅电极17b形成在半导体膜14上，Z方向表示下部栅电极膜12、强电介质膜13及半导体膜14的层叠方向，俯视时，源电极15及漏电极16沿着X方向相互对置，俯视时，第1上部栅电极17a及第2上部栅电极17b沿着Y方向相互对置，X方向及Y方向相互正交，X方向及Y方向都与Z方向正交，高电阻区域32、第1低电阻区域31a及第2低电阻区域31b形成在半导体膜14内，俯视时，高电阻区域32沿着Y方向具有宽度WRH，俯视时，第1低电阻区域31a沿着Y方向具有宽度WRL1，俯视时，第2低电阻区域31b沿着Y方向具有宽度WRL2，宽度WRH的值在0以上，宽度WRL1的值在0以上，宽度WRL2的值在0以上，俯视时，高电阻区域32、第1低电阻区域31a及第2低电阻区域31b被夹在第1上部栅电极17a与第2上部栅电极17b之间，俯视时，第1低电阻区域31a被夹在第1上部栅电极17a与高电阻区域32之间，俯视时，第2低电阻区域31b被夹在第2上部栅电极17b与高电阻区域32之间，俯视时，高电阻区域32被夹在第1低电阻区域31a与第2低电阻区域31b之间，分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3，同时，在比使强电介质膜13所包含的所有极化反转所需的期间更短的期间T1内，分别向第1上部栅电极17a及第2上部栅电极17b施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2的值变大且宽度WRH的值变小的工序(b)，其中，脉冲电压V1的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，脉冲电压V2的绝对值小于使强电介质膜13所包含的所有极化反转所需的电压的绝对值，电压Vs、电压Vd、电压V3、脉冲电压V1及脉冲电压V2满足以下的关系(I)，Vs、Vd、V3>V1、V2(I)，工序(b)之后，进行工序(c)：分别向源电极15、漏电极16及下部栅电极膜12施加电压Vs、电压Vd及电压V3，同时，在期间T1内，再次分别向第1上部栅电极17a及第2上部栅电极17b施加脉冲电压V1及V2，以使得宽度WRL1及宽度WRL2的值进一步变大且宽度WRH的值进一步变小。强电介质膜13也可以与半导体膜14相接。也可以满足以下的关系(II)及(III)。Vs=Vd=V3(II)；V1=V2<V3(III)。n也可以在3以上。n也可以在5以上。n也可以在10以上。在进行工序(b)之前，宽度WRL1及宽度WRL2的值也可以都为0。在进行工序(c)之后，宽度WRH的值也可以为0。【专利技术效果】本公开提供一种驱动非易失性半导体装置的新方法。附图说明图1A表示实施方式的非易失性半导体装置的俯视图。图1B表示实施方式的非易失性半导体装置的剖视图。图2A表示实施方式的非易失性半导体装置的俯视图。图2B表示实施方式的非易失性半导体装置的俯视图。图3表示实施方式的非易失性半导体装置的俯视图。图4A表示实施方式的非易失性半导体装置的俯视图。图4B表示实施方式的非易失性半导体装置的俯视图。图5表示实施例1的非易失性半导体装置的俯视图。图6是表示在实施例1中流过半导体膜14的电流及所施加的脉冲次数之间的关系的图表。图7表示施加到实施方式的非易失性半导体装置的脉冲电压V1。图8A表示专利文献1公开的非易失性半导体装置920的俯视图。图8B表示专利文献1公开的非易失性本文档来自技高网...

【技术保护点】
一种驱动非易失性半导体装置的方法，包括以下工序：准备所述非易失性半导体装置的工序a，其中，所述非易失性半导体装置具备：下部栅电极膜、强电介质膜、半导体膜、源电极、漏电极、第1上部栅电极及第2上部栅电极，所述下部栅电极膜、所述强电介质膜及所述半导体膜按照该顺序依次被层叠，所述源电极、所述漏电极、所述第1上部栅电极及所述第2上部栅电极形成在所述半导体膜上，Z方向表示所述下部栅电极膜、所述强电介质膜及所述半导体膜的层叠方向，俯视时，所述源电极及所述漏电极沿着X方向相互对置，俯视时，所述第1上部栅电极及所述第2上部栅电极沿着Y方向相互对置，所述X方向及所述Y方向相互正交，所述X方向及所述Y方向都与所述Z方向正交，高电阻区域、第1低电阻区域及第2低电阻区域形成在所述半导体膜内，俯视时，所述高电阻区域沿着所述Y方向具有宽度WRH，俯视时，所述第1低电阻区域沿着所述Y方向具有宽度WRL1，俯视时，所述第2低电阻区域沿着所述Y方向具有宽度WRL2，所述宽度WRH的值在0以上，所述宽度WRL1的值在0以上，所述宽度WRL2的值在0以上，俯视时，所述高电阻区域、所述第1低电阻区域及所述第2低电阻区域被夹在所述第1上部栅电极与所述第2上部栅电极之间，俯视时，所述第1低电阻区域被夹在所述第1上部栅电极与所述高电阻区域之间，俯视时，所述第2低电阻区域被夹在所述第2上部栅电极与所述高电 阻区域之间，俯视时，所述高电阻区域被夹在所述第1低电阻区域与所述第2低电阻区域之间；分别向所述源电极、所述漏电极及所述下部栅电极膜施加电压Vs、电压Vd及电压V3，同时，在比使所述强电介质膜所包含的所有极化反转所需的期间更短的期间T1内，分别向所述第1上部栅电极及所述第2上部栅电极施加脉冲电压V1及V2，以使得所述宽度WRL1及所述宽度WRL2的值变大且所述宽度WRH的值变小的工序b，其中，所述脉冲电压V1的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值，所述脉冲电压V2的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值，所述电压Vs、所述电压Vd、所述电压V3、所述脉冲电压V1及所述脉冲电压V2满足以下的关系I，Vs、Vd、V3>V1、V2(I)，反复进行n次所述工序b直到所述源电极及所述漏电极间的电阻值成为预先确定的电阻值以下为止的工序c，其中n表示2以上的整数。...

【技术特征摘要】
【国外来华专利技术】2012.06.04 JP 2012-1267731.一种驱动非易失性半导体装置的方法，包括以下工序：准备所述非易失性半导体装置的工序a，其中，所述非易失性半导体装置具备：下部栅电极膜、强电介质膜、半导体膜、源电极、漏电极、第1上部栅电极及第2上部栅电极，所述下部栅电极膜、所述强电介质膜及所述半导体膜按照下部栅电极膜、强电介质膜及半导体膜的顺序依次被层叠，所述源电极、所述漏电极、所述第1上部栅电极及所述第2上部栅电极形成在所述半导体膜上，Z方向表示所述下部栅电极膜、所述强电介质膜及所述半导体膜的层叠方向，俯视时，所述源电极及所述漏电极沿着X方向相互对置，俯视时，所述第1上部栅电极及所述第2上部栅电极沿着Y方向相互对置，所述X方向及所述Y方向相互正交，所述X方向及所述Y方向都与所述Z方向正交，高电阻区域、第1低电阻区域及第2低电阻区域形成在所述半导体膜内，俯视时，所述高电阻区域沿着所述Y方向具有宽度WRH，俯视时，所述第1低电阻区域沿着所述Y方向具有宽度WRL1，俯视时，所述第2低电阻区域沿着所述Y方向具有宽度WRL2，所述宽度WRH的值在0以上，所述宽度WRL1的值在0以上，所述宽度WRL2的值在0以上，俯视时，所述高电阻区域、所述第1低电阻区域及所述第2低电阻区域被夹在所述第1上部栅电极与所述第2上部栅电极之间，俯视时，所述第1低电阻区域被夹在所述第1上部栅电极与所述高电阻区域之间，俯视时，所述第2低电阻区域被夹在所述第2上部栅电极与所述高电阻区域之间，俯视时，所述高电阻区域被夹在所述第1低电阻区域与所述第2低电阻区域之间；分别向所述源电极、所述漏电极及所述下部栅电极膜施加电压Vs、电压Vd及电压V3，同时，在比使所述强电介质膜所包含的所有极化反转所需的期间更短的期间T1内，分别向所述第1上部栅电极及所述第2上部栅电极施加脉冲电压V1及V2，以使得所述宽度WRL1及所述宽度WRL2的值变大且所述宽度WRH的值变小的工序b，其中，所述脉冲电压V1的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值，所述脉冲电压V2的绝对值小于使所述强电介质膜所包含的所有极化反转所需的电压的绝对值，所述电压Vs、所述电压Vd、所述电压V3、所述脉冲电压V1及所述脉冲电压V2满足以下的关系I，Vs、Vd、V3＞V1、V2(I)，反复进行n次所述工序b直到所述源电极及所述漏电极间的电阻值成为预先确定的电阻值以下为止的工序c，其中n表示2以上的整数。2.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，所述强电介质膜与所述半导体膜相接。3.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，满足以下的关系II及III：Vs＝Vd＝V3(II)，V1＝V2＜V3(III)。4.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，n为3以上。5.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，n为5以上。6.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，n为10以上。7.根据权利要求1所述的驱动非易失性半导体装置的方法，其中，在进行所述工序b之前，所述宽度WRL1及所述宽度WRL2的值都为0。8.根据权利要求1所述的驱动非易失性半导体装置的方法...

【专利技术属性】
技术研发人员：金子幸广，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：