本发明专利技术提供一种异步电路，包括以层级结构连接的多个电路块，每一电路块包括运算电路和在运算电路上进行两阶段控制的控制电路，以及模式控制电路。模式控制电路控制第一级中的电路块在该电路块开始空闲阶段时开始初始化，并且在最后一级中的电路块开始空闲阶段时开始工作阶段，并且控制第二级中的电路块在第一级中的电路块开始初始化时开始工作阶段，并且在第一级中的电路块开始工作阶段时开始初始化。这提高了两阶段异步电路的处理速度并且抑制了电路尺寸的增加。
【技术实现步骤摘要】
本专利技术涉及两阶段异步电路。
技术介绍
处理速度增加和功耗降低是微型计算机开发者所面临的两个问题，并且提出了来自各种观点的技术。例如，日本未审专利申请公布No. 63-047833公开了一种技术，允许同时执行CPU操作和指令提取，从而减少微型计算机的总指令执行时间。此外，日本未审专利申请公布No. 63-000749公开了一种技术，并行地执行数据读取/写入周期和指令代码提取周期，从而提高了通过总线的存储器存取的效率。作为降低半导体集成电路的数字电路的功耗的技术，已知异步设计技术。在根据该技术的异步电路中，通过相邻电路块间交换的握手信号来控制处理定时，这与通过一个时钟信号(全局时钟信号)控制整个电路的同步电路不同。通过将这种异步电路应用于微型计算机，期望降低微型计算机的功耗。图11通过不同的参考数字图示了在日本未审专利申请公布No. 2008-181170的图27中所示的电路。异步电路10通过使用两个电路块(电路块20和电路块30)，从输入数据A和B获得D，即(A+B)2。如在此所示，在异步电路10中，电路块20包括控制电路22和运算电路24，并且电路块30包括控制电路32和运算电路34。运算电路24执行运算操作来获得C，即A+B，以及运算电路34执行运算操作来获得D，即C2。一组运算电路24和运算电路34被称为异步电路10的数据通路。注意，尽管在每一运算电路中包括锁存和保持操作结果的触发器电路，但在该图中省略。控制电路22和控制电路32分别控制运算电路24和运算电路34。具体地，当输入了输入信号ini时，控制电路22将操作控制信号muxl输出到运算电路24。响应于操作控制信号muxl，运算电路24执行运算操作A+B。在经过对应于运算电路24执行运算操作所需的时间的预定时间后，控制电路22将锁存信号Iatl输出到运算电路24。响应于锁存信号latl，运算电路24保持操作结果。然后，控制电路22将输出信号outl输出到下一级中的电路块30。输出信号outl为从电路块20到电路块30的握手信号，用作对电路块30的输入信号in2。在电路块30中，当输入了输入信号in2(输出信号outl)时，控制电路32将操作控制信号mux2输出到运算电路34。响应于操作控制信号mux2，运算电路34执行运算操作 C2。在经过与运算电路34执行运算操作所需的时间相应的预定时间后，控制电路32将锁存信号lat2输出到运算电路34。响应于锁存信号lat2，运算电路34保持该操作结果。然后，控制电路32将输出信号out2输出。通常，在当前操作结束后，需要执行初始化来将运算电路的状态复位到其初始状态，以便开始下一操作。作为异步电路的控制技术，已知两阶段控制方案。根据该方案，在每一电路块中，交替地执行“工作阶段”，即执行数据通路的有效操作，诸如运算操作或数据锁存，以及数据通路不工作并且执行初始化的“空闲阶段”。在这种两阶段异步电路中，例如，通过使用Q模块(Q-module)的两阶段控制电路,执行数据通路的控制(The transactionsof the Institute of Electronics, Information and Communication Engineers (电子，情报与通信工程师学会学报)，D-l，vol. J78，No. 4，pp. 416-423，1995年4月)。在本说明书中，由整个异步电路执行的操作称为“过程”，并且由包括在异步电路中的每一电路块执行的操作、操作所需的寄存器间的数据传输等等称为“ 基本操作”。此外，为简化说明，由电路块执行的“基本操作”也简称为“操作”。例如，图11中所示的异步电路10执行过程D = (A+B)2,并且电路块20和电路块30分别执行基本操作C = A+B和基本操作D = C2。通常，两阶段异步电路在当前操作结束后执行初始化以便执行下一过程。参考图12描述。图12示出通过使用两阶段控制方案，实现由图11中所示的异步电路10执行的过程的电路(两阶段异步电路)的示例。图12中所示的两阶段异步电路50包括执行基本操作C = A+B的电路块60、执行基本操作D = C2的电路块70，以及使从电路块70输出的输出信号out2反相并且将其提供给电路块60的反相器80。电路块60包括控制电路62和运算电路64，并且电路块70包括控制电路72和运算电路74。当输入了输入信号ini时，控制电路62将操作控制信号muxl输出到运算电路64，就象图11中所示的异步电路10的控制电路22—样。响应于操作控制信号muxl，运算电路64执行运算操作A+B。在经过与运算电路64执行运算操作所需的时间对应的预定时间后，控制电路62将锁存信号Iatl输出到运算电路64。响应于锁存信号latl，运算电路64保持操作结果。然后，控制电路62将输出信号outl输出到下一级中的电路块70。输出信号outl是从电路块60到电路块70的握手信号，用作到电路块70的输入信号in2。在电路块70中，当输入了输入信号in2(输出信号outl)时，控制电路72将操作控制信号mux2输出到运算电路74。响应于操作控制信号mux2，运算电路74执行运算操作C2。在经过与运算电路74执行运算操作所需的时间对应的预定时间后，控制电路72将锁存信号lat2输出到运算电路74。响应于锁存信号lat2，运算电路74保持该操作结果。然后，输出电路72将输出信号out2输出。输出信号out2是从电路块70到电路块60的握手信号，其被反相器80反相,并且该反相信号用作电路块60的输入信号ini。稍后描述两阶段异步电路50中的每一电路块的控制电路。注意，控制电路62和控制电路72具有相同的配置，并且代表性地描述控制电路62。图13示出两阶段异步电路50中的控制电路62的示例。如图13所示，控制电路62包括延迟元件65、AND元件66、反相器67和Q模块90。输入信号ini被输入到AND元件66,并且也通过延迟兀件65输入到Q模块90。注意延迟兀件65仅将输入信号ini的上升沿延迟预定时间长度。Q模块90输出锁存信号Iatl和输出信号outl。将输出信号outl输出到下一级中的电路块并且还输出到反相器67，由反相器67反相，然后输出到AND元件66。AND元件66输出该输入信号ini和由反相器67反相的输出信号outl之间的逻辑AND。逻辑AND是将要输出到运算电路64的操作控制信号muxl。Q模块90是已知的，并且包括AND元件91、反相器92、C元件93和AND元件94，以及反相器95。C元件93是米勒(Muller)C元件，其为存储元件，当所有输入值匹配时，其输出反映输入值。如图13所示，延迟元件65的输出被输入到AND元件91和C元件93。AND元件91输出由反相器92反相的C元件92的输出和延迟元件65的输出之间的逻辑AND。逻辑AND是将输出到运算电路64的锁存信号Iatl，并且被输出到运算电路64，也输出到C元件93和反相器95。C元件93的输出被输入到反相器92和AND元件94。AND元件94输出C元件93的输出和由反相器92反相的锁存信号Iatl之间的逻辑AND。逻辑AND是到下一级中的电 路块的握手信号(输出本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.03.10 JP 2011-0530971.ー种异步电路，包括以层级结构连接的多个电路块，每个电路块包括运算电路和对所述运算电路进行两阶段控制的控制电路，所述异步电路进一歩包括 模式控制电路，控制第一级中的电路块在所述电路块开始空闲阶段时开始初始化，并且在最后一级中的电路块开始空闲阶段时开始工作阶段，并且控制第二级中的电路块在所述第一级中的所述电路块开始初始化时开始工作阶段，并且在所述第一级中的所述电路块开始工作阶段时开始初始化。2.如权利要求I所述的异步电路，其中 所述控制电路在输入到所述电路块的信号In的上升沿使工作阶段开始，并且在经过预定时间后，使空闲阶段开始并且使输出信号Out上升，并且在所述信号In的下降沿使初始化开始并在初始化完成时使所述信号Out下降，并且所述模式控制电路包括 OR元件，接收输入到所述第二级中的所述电路块的所述信号In和从所述第一级中的所述电路块输出的所述信号Out ； 第一反相器，使从所述最后ー级中的所述电路块输出的所述信号Out反相； 第一 AND元件，接收所述OR元件和所述第一反相器的输出； 第二反相器，使所述第一 AND元件的输出反相，并且将反相结果作为所述第一级中的所述电路块的所述信号In输出；以...
【专利技术属性】
技术研发人员：山口良一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
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