本发明专利技术的触发器电路(11a)包括：输入晶体管(Tr19)，该输入晶体管(Tr19)的栅极端子与SB端子相连，源极端子与RB端子相连，漏极端子与第1及第2CMOS电路相连；电源(VSS)，该电源(VSS)与第1或第2CMOS电路相连，并在SB信号变为激活时与RB端子相连；以及调整电路(RC)。由此，能够实现触发器及使用该触发器的移位寄存器的小型化，而不会产生误动作。
【技术实现步骤摘要】
【国外来华专利技术】触发器、移位寄存器、显示面板以及显示装置
本专利技术涉及一种触发器及各移位寄存器。
技术介绍
近年来，为了实现液晶显示装置的窄边框化，要求缩小驱动液晶面板的显示驱动电路。由于显示驱动电路的规模较大地受到构成电路的晶体管的元件数的影响，因此削减晶体管个数较为重要。图20(a)是表示现有液晶显示装置的各种显示驱动电路所使用的触发器的结构的电路图。如该图所示，触发器IOOa包括:构成CMOS电路的P沟道型晶体管p22以及N沟道型晶体管n21、构成CMOS电路的P沟道型晶体管p23及N沟道型晶体管n22、P沟道型晶体管p21、SB端子、RB端子、INIT端子、Q端子以及QB端子。晶体管P22的栅极端子、晶体管n21的栅极端子、晶体管p23的漏极端子、晶体管n22的漏极端子、晶体管p21的漏极端子、以及Q端子相连，并且，晶体管p22的漏极端子、晶体管n21的漏极端子、晶体管p23的栅极端子、晶体管n22的栅极端子、以及QB端子相连。SB端子与晶体管p21的栅极端子相连，RB端子与晶体管p21的源极端子及晶体管p23的源极端子相连，INIT端子与晶体管n21的源极端子相连，晶体管n22的源极端子与VSS相连。晶体管p22、n21、p23以及n22构成锁存电路LC，晶体管p21起到置位晶体管ST的作用。图20 (b)是表示触发器IOOa的动作的时序图(INIT信号为非激活时)，图20 (c)是触发器IOOa的真值表(INIT信号为非激活时)。如图20(b)及(c)所示，触发器IOOa的Q信号在SB信号为低电平(激活)且RB信号为低电平(激活)的期间变为低电平(非激活)，在SB信号为低电平(激活)且RB信号为高电平(非激活)的期间变为高电平(激活)，在SB信号为高电平(非激活)且RB信号为低电平(激活)的期间变为低电平(非激活)，在SB信号为高电平(非激活)且RB信号为高电平(非激活)的期间变为保持状态。例如，在图20(b)的期间tl，RB端子的Vdd(高电平)输出至Q端子，使得晶体管n21导通，因此Vss (低电平)输出至QB端子。在期间t2，由于SB信号变为高电平使得晶体管p21截止，因此保持期间tl的状态。在期间t3，由于RB信号变为低电平，因此通过晶体管p23向Q端子暂时输出Vss+Vth(晶体管p23的阈值电压)，由此，晶体管p22导通,使得Vdd(高电平)输出至QB端子。此外，由于QB端子变为Vdd，因此晶体管n22导通使得Vss输出至Q端子。此外，在SB信号及RB信号均变为低电平(激活)的情况下，通过晶体管p21暂时向Q端子输出Vss+Vth，由此，晶体管p22导通，使得Vdd (高电平)输出至QB端子。此外，由于QB端子变为Vdd，因此晶体管n22导通使得Nss输出至Q端子。由此，在触发器IOOa中，利用晶体管p22、n21、p23以及n22(两个CMOS电路)构成锁存电路，并且，将RB端子与起到置位晶体管ST的作用的晶体管p21的源极端子及晶体管P23的源极端子相连，且通过将晶体管n21的源极端子与INIT端子相连，从而确定SB信号与RB信号同时变为激活时置位、锁存、复位的优先次序，并实现初始化的各动作。如上所述，在触发器IOOa中，在SB信号及RB信号同时激活时，RB信号(复位)优先，Q信号、QB信号变为非激活。图21(a)是表示图20(a)的一个变形例即触发器IOOb的结构的电路图。如该图所示，触发器IOOb包括:构成CMOS电路的P沟道型晶体管p24以及N沟道型晶体管n24、构成CMOS电路的P沟道型晶体管p25及N沟道型晶体管n25、N沟道型晶体管n23、S端子、R端子、INITB端子、Q端子以及QB端子。晶体管p24的栅极端子、晶体管n24的栅极端子、晶体管p25的漏极端子、晶体管n25的漏极端子、晶体管n23的漏极端子、以及QB端子相连，并且，晶体管p24的漏极端子、晶体管n24的漏极端子、晶体管p25的栅极端子、晶体管n25的栅极端子、以及Q端子相连。S端子与晶体管n23的栅极端子相连，R端子与晶体管n23的源极端子及晶体管n25的源极端子相连，INITB端子与晶体管p24的源极端子相连，晶体管p25的源极端子与VDD相连，晶体管n24的源极端子与VSS相连。这里，晶体管p24、n24、p25及n25构成锁存电路LC，晶体管n23起到置位晶体管ST的作用。图21 (b)是表示触发器IOOb的动作的时序图(INITB信号为非激活时)，图21 (c)是触发器IOOb的真值表(INITB信号为非激活时)。如图21 (b)及(C)所示，触发器100的Q信号在S信号为低电平(非激活)且R信号为低电平(非激活)的期间保持状态，在S信号为低电平(非激活)且R信号为高电平(激活)的期间变为低电平(非激活)，在S信号为高电平(激活)且R信号为高电平(非激活)的期间变为高电平(激活)，在S信号为高电平(激活)且R信号为高电平(激活)的期间变为低电平(非激活)。现有技术文献专利文献专利文献1:国际公开专利公报“W02010/146756(【公开日】:2010年12月23日”
技术实现思路
专利技术所要解决的技术问题在上述现有的触发器中，晶体管数量较少，能削减使用晶体管的显示驱动电路的面积，但例如在输入信号(SB端子)的电位电平小于规定值的情况、或置位晶体管ST的驱动能力较低的情况下，可能会引起误动作。例如，在SB信号为激活(低电平)且RB信号为非激活(高电平)的情况下(期间tl)，若SB信号变为激活(低电平)，则在此之前Q信号为低电平且QB信号为高电平的情况下，晶体管P22处于导通状态，因此，与晶体管n22的源极端子相连的VSS、和与晶体管P21的源极端子相连的RB端子发生短路。此时，在SB信号的电位电平(低电平)高于Vss的情况、或置位晶体管ST的p21的驱动能力低于晶体管n22的驱动能力的情况下，Q端子无法充分接近Vdd。由此，晶体管n21正常地不导通，因此Q端子不为Vdd，QB端子不为Vss，从而引起误动作。本专利技术的目的在于，不产生动作问题地实现触发器及使用该触发器的移位寄存器的小型化。解决技术问题所采用的技术方案为了解决上述问题，本专利技术的触发器包括:第1CM0S电路，该第1CM0S电路中P沟道型的第I晶体管与N沟道型的第2晶体管的栅极端子之间及漏极端子之间互相连接；第2CM0S电路，该第2CM0S电路中P沟道型的第3晶体管与N沟道型的第4晶体管的栅极端子之间及漏极端子之间互相连接；多个输入端子；以及第I及第2输出端子，所述第ICMOS电路的栅极侧、所述第2CM0S电路的漏极侧与所述第I输出端子互相连接，并且，所述第1CM0S电路的漏极侧、所述第2CM0S电路的栅极侧与所述第2输出端子互相连接，其特征在于，所述触发器包括:输入晶体管，该输入晶体管的栅极端子与第I输入端子相连，源极端子与第2输入端子相连，漏极端子与所述第1CM0S电路及所述第2CM0S电路相连；电源，该电源与所述第1CM0S电路或所述第2CM0S电路相连，并在输入至所述第I输入端子的第I输入信号变为激活时，与所述第2输入端子进行电连接；以及调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。本文档来自技高网...
【技术保护点】
一种触发器，所述触发器包括：第1CMOS电路，该第1CMOS电路中P沟道型的第1晶体管与N沟道型的第2晶体管的栅极端子之间及漏极端子之间互相连接；第2CMOS电路，该第2CMOS电路中P沟道型的第3晶体管与N沟道型的第4晶体管的栅极端子之间及漏极端子之间互相连接；多个输入端子；以及第1及第2输出端子，所述第1CMOS电路的栅极侧、所述第2CMOS电路的漏极侧与所述第1输出端子互相连接，并且，所述第1CMOS电路的漏极侧、所述第2CMOS电路的栅极侧与所述第2输出端子互相连接，其特征在于，所述触发器包括：输入晶体管，该输入晶体管的栅极端子与第1输入端子相连，源极端子与第2输入端子相连，漏极端子与所述第1CMOS电路及所述第2CMOS电路相连；电源，该电源与所述第1CMOS电路或所述第2CMOS电路相连，并在输入至所述第1输入端子的第1输入信号变为激活时，与所述第2输入端子进行电连接；以及调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。
【技术特征摘要】
【国外来华专利技术】2011.06.30 JP 2011-1465341.一种触发器，所述触发器包括:第ICMOS电路，该第1CM0S电路中P沟道型的第I晶体管与N沟道型的第2晶体管的栅极端子之间及漏极端子之间互相连接；第2CM0S电路，该第2CM0S电路中P沟道型的第3晶体管与N沟道型的第4晶体管的栅极端子之间及漏极端子之间互相连接；多个输入端子；以及第I及第2输出端子，所述第1CM0S电路的栅极侧、所述第2CM0S电路的漏极侧与所述第I输出端子互相连接，并且，所述第1CM0S电路的漏极侧、所述第2CM0S电路的栅极侧与所述第2输出端子互相连接，其特征在于， 所述触发器包括:输入晶体管，该输入晶体管的栅极端子与第I输入端子相连，源极端子与第2输入端子相连，漏极端子与所述第1CM0S电路及所述第2CM0S电路相连； 电源，该电源与所述第1CM0S电路或所述第2CM0S电路相连，并在输入至所述第I输入端子的第I输入信号变为激活时，与所述第2输入端子进行电连接；以及 调整电路，该调整电路对将所述第2输入端子与所述电源进行电连接时两者间的电位进行调整。2.如权利要求1所述的触发器，其特征在于， 所述调整电路降低所述第I至第4晶体管中与所述电源相连的晶体管的驱动能力。3.如权利要求1或2所述的触发器，其特征在于， 所述调整电路由电阻构成。4.如权利要求3所述的触发器，其特征在于， 当将与所述电源相连的晶体管、漏极端子与所述晶体管的漏极端子相连的晶体管、以及与这些晶体管的漏极端子相连的所述第I或第2输出端子之间的连接点设为第I连接点时，` 所述电阻设置于所述电源与所述第I连接点之间。5.如权利要求1所述的触发器，其特...
【专利技术属性】
技术研发人员：古田成，村上祐一郎，横山真，业天诚二郎，
申请(专利权)人：夏普株式会社，
类型：
国别省市：
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