具有用于覆盖气隙的间隔件的半导体器件及其制造方法技术

本发明专利技术是具有用于覆盖气隙的间隔件的半导体器件及其制造方法。用于制造存储器件的方法包含以下步骤：形成位线图案，其包括第一导电层和层叠在衬底上方的硬掩模；在该位线图案的侧壁上形成牺牲层；形成第二导电层，其与该牺牲层接触并与该位线图案相邻；使该第二导电层凹陷；通过移除该牺牲层来在该凹陷的第二导电层和该第一导电层之间形成气隙；以及在该硬掩模的侧壁上形成气隙覆盖层，以覆盖该气隙的入口。

【技术实现步骤摘要】
【专利摘要】本专利技术是。用于制造存储器件的方法包含以下步骤：形成位线图案，其包括第一导电层和层叠在衬底上方的硬掩模；在该位线图案的侧壁上形成牺牲层；形成第二导电层，其与该牺牲层接触并与该位线图案相邻；使该第二导电层凹陷；通过移除该牺牲层来在该凹陷的第二导电层和该第一导电层之间形成气隙；以及在该硬掩模的侧壁上形成气隙覆盖层，以覆盖该气隙的入口。【专利说明】相关申请的交叉引用本申请案要求2012年6月7日提出申请的韩国专利申请第10-2012-0060959号的优先权，其全文以引用的方式并入于此。
本专利技术的示范性实施例关于ー种半导体器件制造方法，更特别地，关于ー种具有针对低介电常数的气隙的半导体器件，以解决气隙所导致的问题；以及ー种用于制造该半导体器件的方法。
技术介绍
半导体器件通常使用氧化物层及氮化物层作为绝缘层。但是，氧化物层及氮化物层不具有满足图案和线条变得越来越精细的半导体器件的特性的介电常数。为了解决此疑虑，研究者正通过在半导体器件中形成具有低介电常数的气隙来着手开发令人满意的半导体器件特性。诸如动态随机存取存储器(DRAM)的半导体器件经由源极/漏极接触来执行电容器及位线的电操作。由于储存节点接触(SNC)及位线(包括位线接触)必须形成在小区域内，储存节点接触(SNC)及位线放置为彼此相邻，并在其间具有间隔件。典型地，可将氮化物层(例如，氮化硅层)用作间隔件。由于氮化硅层具有高介电常数，氮化硅层无法有效地抑制位线与储存节点接触(SNC)之间的寄生电容(Cb)。因此，位线与储存节点接触(SNC)之间的寄生电容(Cb)变大，使得位线感测放大器的感测余量降低。为了解决此疑虑，本专利技术的 申请人:提出了用于在位线与储存节点接触(SNC)间形成气隙的方法，其在韩国专利申请第10-2010-0140493号中公开。但是，若未完全覆盖每ー气隙的顶部，诸如金属的材料会在后续的エ艺中进入气隙，导致故障。即使覆盖了气隙，当气隙覆盖层如现有技术(例如，韩国专利申请第2010-0140493号)所述形成在位线硬掩模的顶部上时，气隙覆盖层可在后续エ艺期间受损，从而使气隙开放。
技术实现思路
本专利技术的示范性实施例关于ー种半导体器件，其可通过稳定地覆盖气隙来改善后续エ艺的余量(margin);以及用于制造该半导体器件的方法。本专利技术的其它实施例关于ー种半导体器件，其可通过最小化位线和储存结点接触之间的寄生电容(Cb)来改善单元数据的感测余量(sensing margin);以及用于制造该半导体器件的方法。根据本专利技术的ー实施例，一种半导体器件包括第一导电层；一硬掩模，其层叠在该第一导电层上方；第二导电层，其形成为邻接该导电层的侧面；第三导电层，其层叠在该第ニ导电层上方；气隙，其形成在该第一导电层和该第二导电层之间；及气隙覆盖层，其形成在该硬掩模和该第三导电层之间，井覆盖该气隙的入口。根据本专利技术的另ー实施例，一种半导体器件包括位线图案，其包括位线和层叠在该位线上方的硬掩模；储存节点接触，其包括第一导电层及层叠在该第一导电层上方的第二导电层，该储存节点接触形成为邻接该位线图案的ー侧；气隙，其形成在该位线和该第一导电层之间；以及气隙覆盖层，其形成在该硬掩模及该第二导电层之间，该气隙覆盖层覆盖该气隙的入口。根据本专利技术的尚有另ー实施例，一种用于制造半导体器件的方法包含以下步骤:形成位线图案，其包括层叠在衬底上方的第一导电层和硬掩模；在该位线图案的侧壁上形成牺牲层；形成第二导电层，其与该牺牲层接触并邻接该位线图案；使该第二导电层凹陷；通过移除该牺牲层来在该凹陷的第二导电层和该第一导电层之间形成气隙；以及在该硬掩模的侧壁上形成气隙覆盖层，以覆盖该气隙的入口。【专利附图】【附图说明】图1为示出根据本专利技术的一实施例的半导体器件的剖面图。图2为示出一存储器件的剖面图，图1所示的所提出的技术被应用于该存储器件。图3A至3G为示出根据本专利技术的一实施例的制造图2所示的存储器件的エ艺的剖面图。【具体实施方式】在下文中，本专利技术的示范性实施例将參照附图更详细地叙述。但是，本专利技术可以不同形式体现，且不应理解为受限于此处所提出的实施例。倒不如说，提供这些实施例，以便该公开内容将深入而完整，并将充分地将本专利技术的范围传达予本领域技术人员。在本公开内容的全文中，在本专利技术的各个附图与实施例中相同的附图标记表示相同的部件。`附图不必依照比例，且在ー些例子中，可夸大比例，以清楚地绘示各实施例的特性。应当容易理解，在本公开内容中的“位干…之上”及“位干…上方”须以最广义的方式诠释，以致“位干…之上”不仅意指“直接位于某物之上”，且也包括“位于某物之上”且在其间具有一中间特征结构或ー层的意义，而“位干…上方”不仅意指“位于某物上方”的意义，也可包括“位于某物上方”而其间不具有中间特征结构或层(即，直接位于某物之上)的意义。图1为示出根据本专利技术的一实施例的半导体器件的横剖面图。參照图1,在衬底上方形成第一图案104。第一图案104可为层叠结构,其中层叠了第一导电层104A及硬掩模104B。硬掩模104B为绝缘层。第二图案106形成为与第一图案104相邻。第二图案106可为层叠结构，其中层叠了第二导电层106A及第三导电层106B。气隙107形成在第一导电层104A与第二导电层106A之间。用于覆盖气隙107的入口的气隙覆盖层108形成在硬掩模104B与第三导电层106B之间。气隙覆盖层108可为绝缘层。第一图案104可进ー步包括形成在其侧壁上的绝缘层间隔件105。根据本专利技术的实施例的半导体器件包括垂直地层叠在第一图案104与第二图案106之间的气隙覆盖层108和气隙107，且气隙107及气隙覆盖层108形成在第一图案104与第二图案106之间。由于气隙107形成在第一导电层104A所在的结构的下部结构中，可将第一导电层104A与第二导电层106A之间的寄生电容最小化。由于气隙覆盖层108形成为硬掩模104B与第三导电层106B之间的侧壁间隔件的形状，气隙覆盖层108保护气隙107的内侧，使之免受进入并在后续エ艺中导致故障的例如金属的材料的影响。举例来说，第一导电层104A为存储器件的位线层，且第二和第三导电层为储存节点接触。此处，虽然在用于在储存节点接触的上部部分中形成储存节点的后续エ艺期间会损失每个储存节点接触的一部分，但由于在下部部分中有气隙107且气隙覆盖层108在气隙107上方形成为具有足够高度，气隙107的入口并未开放。因此，气隙107的内侧受到保护，免于诸如金属的储存节点材料的进入，其将在下文详细地叙述。图2为示范性地说明应用了所提出的技术的存储器件的剖面图。该图显示ー结构，其中气隙及气隙覆盖层形成在位线与储存节点接触之间。參照图2，位线202及硬掩模203层叠在衬底201上方。位线202由导电材料组成，且位线202可形成为多晶硅或金属的单ー层或多晶硅层与金属层的叠层。当位线202形成为多晶硅层与金属层的叠层时，阻挡金属层可额外形成在该多晶硅层与该金属层之间。用于形成位线202的金属的实例包括钨(W)及铝(Al);且用于阻挡金属层的阻挡金属的实例包括氮化钨硅(WsiN)、氮化钨(WN)、钛(Ti)及氮化钛(TiN)。硬掩模203为绝缘层。硬掩模2本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电层；硬掩模，其层叠在所述第一导电层上方；第二导电层，其形成为邻接所述导电层的一侧；第三导电层，其层叠在所述第二导电层上方；气隙，其形成在所述第一导电层与所述第二导电层之间；以及气隙覆盖层，其形成在所述硬掩模和所述第三导电层之间，并覆盖所述气隙的入口。

【技术特征摘要】
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【专利技术属性】
技术研发人员：尹晓俊，金洗镇，宋海一，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：