升压电路制造技术

提供一种升压电路，其根据负载电容进行适当的升压动作。在升压电路中，通过在限幅电路与放电电路之间具有斜坡控制电路，在负载电容较小的情况下，延长到达升压电压VPP的时间，在选择所有存储单元那样的负载电容较大的情况下，与斜坡控制电路的有无无关，到达升压电压VPP的时间不发生变化，可以在适当的升压电压到达时间内实现升压动作，其中，所述限幅电路将由电荷泵电路得到的高电压限制在期望的升压电压VPP，所述放电电路在写入结束时迅速地将升压电压VPP降低到电源电压VCC。

【技术实现步骤摘要】
升压电路
本专利技术涉及根据负载电容进行适当的升压动作的升压电路。
技术介绍
在可电性地删除/写入/读出的EEPROM等非易失性存储器中，在进行删除/写入动作时，需要对所选择的存储单元施加电源电压VCC以上的高电压，使用对输入电压进行升压的电荷泵（chargepump）电路来产生期望的高电压。通常，EEPROM有时以比特（byte）单位选择存储单元并进行删除/写入动作，或者选择所有存储单元进行删除/写入动作。这样根据所选择的存储单元的数量，负载电容会不同，从电源电压VCC到达期望的升压电压VPP的时间（升压电压到达时间tVPP）会发生变动。在以比特单位选择存储单元的情况下，负载电容变小，升压电压到达时间tVPP会缩短。相反，在选择所有存储单元的情况下，负载电容变大，升压电压到达时间tVPP会变长。因此，在升压电压到达时间tVPP过快的情况下，由于在存储单元中急剧地施加高电压，因而可能会加速存储单元的劣化。相反，在升压电压到达时间tVPP过慢的情况下，由于无法在存储单元中施加足够的时间的高电压，因而可能无法完全地写入数据。为了解决这样的问题，提出了以下技术。（例如，参照专利文献1）。在专利文献1的升压电路中，实时地对升压电压到达时间tVPP进行监视，并与预先记录在ROM中的时间进行比较，当升压电压到达时间tVPP较短时，减小时钟的振幅，降低电荷泵电路的升压能力，以进行调整，使得升压电压到达时间tVPP不缩短。由此，能够避免当负载电容较轻时升压电压到达时间tVPP缩短，根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。现有技术文献专利文献专利文献1：日本特开2005-117773号公报
技术实现思路
然而，在专利文献1的升压电路中存在如下缺点：由于需要用于对升压电压到达时间tVPP与参照时间进行比较的ROM或比较器，而使电路规模增大，从而EEPROM整体的芯片面积增大。本专利技术正是鉴于上述课题而完成的，其目的在于提供一种升压电路，该升压电路能够尽量不增大芯片面积地根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。本专利技术的升压电路具有：电荷泵电路；将由电荷泵电路得到的高电压限制在期望的升压电压VPP的限幅电路；以及将升压电压VPP降低到电源电压VCC的放电电路，在限幅电路与放电电路之间还具有斜坡控制电路，斜坡控制电路构成为：在负载电容小的情况下，延长到达升压电压VPP的时间，在负载电容大的情况下，缩短到达升压电压VPP的时间。根据本专利技术的升压电路，通过具有简单的电路结构的斜坡控制电路，能够尽量抑制芯片面积的增加，根据负载电容，在适当的升压电压到达时间tVPP内实现升压动作。附图说明图1是示出本实施方式的升压电路的概略图。图2是在本实施方式的升压电路中示出斜坡控制电路的电路图。图3是在本实施方式的升压电路中负载电容较小的情况下的各节点的状态转变图。图4是在本实施方式的升压电路中负载电容较大的情况下的各节点的状态转变图。图5是在本实施方式的升压电路中示出斜坡控制电路的其他例子的电路图。图6是在本实施方式的升压电路中示出斜坡控制电路的其他例子的电路图。标号说明100：升压电路10：电荷泵电路20：环形振荡器电路30：时钟缓冲电路40：限幅电路50：斜坡控制电路60：放电电路70：电流控制电路具体实施方式以下，参照附图对本专利技术的实施方式进行说明。图1是示出本实施方式的升压电路的概略图。图1所示的实施方式的升压电路100具有：电荷泵电路10，其将电源电压VCC升压至写入所需要的高电压VPP；环形振荡器电路20和时钟缓冲电路30；它们产生输入到电荷泵电路10的时钟；限幅电路40，其将由电荷泵电路10得到的高电压限制在期望的升压电压VPP；放电电路60，其在写入结束时迅速地使升压电压VPP下降到电源电压VCC；以及斜坡控制电路50，其在限幅电路40与放电电路60之间，根据负载电容Cload控制从电源电压VCC到达期望的升压电压VPP的时间（升压电压到达时间tVPP）。图2是在本实施方式的升压电路中示出斜坡控制电路的电路图。图2所示的斜坡控制电路50由测试信号输入端子TESTEN、反相器INV01、PMOS晶体管PM01、电容C01、耗尽型NMOS晶体管ND01、电流控制电路70以及NMOS晶体管NM01构成。PMOS晶体管PM01的源极和衬底与限幅电路40的输出CPOUT2连接，漏极与放电电路60的输入CPOUT3连接，栅极与节点N01连接。此外，在PMOS晶体管PM01的栅极与源极之间并联有电容C01和耗尽型NMOS晶体管ND01。关于耗尽型NMOS晶体管ND01，漏极与PMOS晶体管PM01的源极连接，源极与PMOS晶体管PM01的栅极连接，衬底电位与接地电位VSS连接，栅极经由反相器INV01与测试信号输入端子TESTEN连接。此外，PMOS晶体管的栅极的节点N01与电流控制电路70连接，电流控制电路70的另一端的节点N02与NMOS晶体管NM01连接，关于NMOS晶体管NM01，漏极与电流控制电路70的节点N02连接，源极和衬底电位与接地电位VSS连接，栅极与测试信号输入端子TESTEN连接。分别针对负载电容Cload较小的情况和选择所有存储单元那样的负载电容Cload较大的情况下的斜坡控制电路50的动作概要进行说明。图3是在本实施方式的升压电路中负载电容较小的情况下的各节点的状态转变图。在时间t1之前是写入前，从时间t1到时间t5是写入时，时间t5以后是写入结束时。在写入前（时间0～t1），测试信号输入端子TESTEN被输入接地电位VSS，测试信号的反相信号TESTENX的电压成为电源电压VCC，因此耗尽型NMOS晶体管ND01导通（ON），NMOS晶体管NM01截止（OFF）。此外，电荷泵电路10的输出电位CPOUT1、限幅电路40的输出电位CPOUT2、斜坡控制电路50的输出电位CPOUT3、升压电路的输出电位VPPI是电源电压VCC。因此，由于耗尽型NMOS晶体管ND01导通（ON），因而N01电位也与限幅电路40的输出电位CPOUT2相同而成为电源电压VCC。即，写入前的PMOS晶体管PM01的栅极-源极间的电位差和电容C01的电位差成为0V，PMOS晶体管PM01截止（OFF）。接着，在写入开始时（时间t1～t2），测试信号输入端子TESTEN被输入电源电压VCC，测试信号的反相信号TESTENX的电压成为接地电位VSS，因此耗尽型NMOS晶体管ND01截止（OFF），NMOS晶体管NM01导通（ON）。然后，通过电荷泵电路10将电荷泵电路10的输出电位CPOUT1、限幅电路40的输出电位CPOUT2从电源电压VCC升压到升压电压VPP。此时，通过电容C01的耦合动作，N01电位追随限幅电路40的输出电位CPOUT2从电源电压VCC升压到升压电压VPP。因此，写入开始时的PMOS晶体管PM01的栅极-源极间电压Vgs成为0V，PMOS晶体管PM01不导通（ON），因而斜坡控制电路50的输出电位CPOUT3维持电源电压VCC。即，写入开始时的升压电路的输出电位VPPI维持电源电压VCC。然后，当限幅电路40的输出电位CPOUT2升压到升压电压VPP后，电容C01的耦合动作结束本文档来自技高网...

【技术保护点】
一种升压电路，其具有：电荷泵电路；将由所述电荷泵电路得到的高电压限制在期望的升压电压的限幅电路；以及将所述升压电压降低到电源电压的放电电路，所述升压电路的特征在于，所述升压电路还在所述限幅电路与所述放电电路之间具有斜坡控制电路，所述斜坡控制电路在负载电容小的情况下延长到达所述升压电压的时间，在负载电容大的情况下缩短到达所述升压电压的时间。

【技术特征摘要】
2012.03.09 JP 2012-0535561.一种升压电路，其具有：电荷泵电路；将由所述电荷泵电路得到的高电压限制在期望的升压电压的限幅电路；以及将所述升压电压降低到电源电压的放电电路，所述升压电路的特征在于，所述升压电路还在所述限幅电路与所述放电电路之间具有斜坡控制电路，所述斜坡控制电路具有：晶体管，其源极与所述限幅电路连接，其漏极与所述放电电路连接；以及电容元件，其被连接在所述晶体管的栅极与源极之间，所述斜坡控制电路在负载电容小的情况下延长到达所述升压电压的时间，在负载电容大的情况下缩短到达所述升压电压的时间。2.根据权利要求1所述的升压电路，其特征在于，所述斜坡控制电路具有：作为所述晶体管的PMOS晶体管、耗尽型NMOS晶体管、作为所述电容元件的电容、电流控制电路、NMOS晶体管、反相电路以及测试信号输入端子，关于所述PMOS晶体管，源极与所述限幅电路...

【专利技术属性】
技术研发人员：村田正哉，冈智博，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：