在用两相时钟操作的升压电路中，在升压时钟变更时，会产生通过电荷转送晶体管的电荷逆流，使升压效率降低。本发明专利技术提供了一种以使用两相时钟操作的升压电路为基础、将多个（Ｍ≥４）升压单元列作为一个构件的升压效率高的升压电路的结构。第Ｋ列（１≤Ｋ≤Ｍ）的升压单元被第ＫＡ列（（Ｋ－１）＞０时，ＫＡ＝（Ｋ－１）；（Ｋ－１）＝０时，ＫＡ＝Ｍ）的升压单元的输出端子的电位控制。由此，在输入第Ｋ列的升压单元的时钟由“Ｌ”变为“Ｈ”、实施升压之前，就能将电荷晶体管由导通状态变为非导通状态，防止通过电荷转送晶体管的电荷逆流。
【技术实现步骤摘要】
本专利技术涉及升压电路。
技术介绍
近年来，对作为非易失性存储装置的闪存(flash memory)提出了以 下要求以单一的电源电压或低电源电压读出数据、改写数据， 一般认为， 在实施各种操作时，需要升压电路，以片上(on-chip)方式，提供正升压 电压和负升压电压。此外，在CMOS的处理中，也会将升压电路产生的电 压作为电源，用于改善模拟电路特性。图17表示现有升压电路的结构(参照专利文献1)。升压电路900 输入相位互不相同的2个时钟信号CLK1、 CLK2，实施升压操作。升压电 路900的141和161是进行升压操作的升压单元；146和166是将电荷从 输入端子INPUT2A (或2B)转送到输出端子OUTPUT2A (或2B)的电 荷转送晶体管；147禾卩167是输入端子INPUT2A (或2B)与输出端子 OUTPUT2A (或2B)之间设置的二极管机构；148和168是随时钟信号 CLK1、 CLK2而升压的升压电容；150和170是根据输出端子OUTPUT2A (或2B)的电位、进行升压单元141 (或161)的输入端子INPUT2A (或 2B)与另一方的升压单元161 (或141)的输出端子OUTPUT2B (或2A) 的切换、控制电荷转送晶体管146 (或166)的逆变器(inverter) ; 152 和172是逆变器150、 170的输出。下面，参照图18，对图17所示的升压电路的操作进行简单说明。首先，在时刻T1的状态下，时钟信号CLK1由"L"变为"H"，升 压单元141的输出端子OUTPUT2A被升压。由于输出端子OUTPUT2A被 升压，所以逆变器150的输出152就会从升压单元161的输出端子 OUTPUT2B的电压被切换成升压单元141的输入端子INPUT2A的电压。 由此，电荷转送晶体管146的栅极电压就与源极电压同电位，电荷转送晶体管146就会由导通状态变为非导通状态。另一方面，时钟信号CLK2由 "H"变为"L"，升压单元161的输出端子OUTPUT2B被降压。由于输 出端子0UTPUT2B被降压，所以，逆变器170的输出172就会从升压单 元161的输入端子INPUT2B的电压被切换成升压单元141的输出端子 0UTPUT2A的电压。由此，电荷转送晶体管166的栅极电压就会比源极 电压高，电荷转送晶体管166就会由非导通状态变为导通状态，电荷就会 从输入端子INPUT2B被转送到输出端子OUTPUT2B。接下来，在时刻T2，进行将时刻T1的时钟信号CLK1、 CLK2下的 升压单元141、 161翻转得到的操作，升压单元141是将电荷从输入端子 INPUT2A转送到输出端子OUTPUT2A，升压单元161是升压输出端子 OUTPUT2B。以后，通过重复所述操作来进行升压操作。专利文献l:美国专利第7、 023、 260号说明书但是，所述现有升压电路在时钟信号由"L"变为"H"、升压单元的 输出端子被升压之后，逆变器的输出会形成逻辑反向，使电荷转送晶体管 由导通状态变更为非导通状态，所以，存在以下课题升压之后，通过作 为导通状态的电荷转送晶体管，电荷会从升压单元的输出端子向输入端子 逆流，使升压效率降低。
技术实现思路
本专利技术的目的在于通过升压电路中的电荷转送晶体管来防止电荷逆流。为了解决所述课题，依据本专利技术的一个方面，是一种升压电路，具有M列(M^4) L级(L^2)的升压单元，该升压单元与多个相位不同的 时钟信号同步，进行升压操作，该升压电路采取以下结构第K列(l^ K芸M)第I级(1SI^L)的该升压单元包括输入端子，接受来自该升 压单元前级的电压；输出端子，向该升压单元后级提供电压；升压电容， 一端与该升压单元的输出端子连接，另一端接受与该升压单元对应的时钟 信号；和电荷转送晶体管，连接在该升压单元的输入端子与输出端子之间， 在导通状态时，将电荷从该输入端子转送到该输出端子。另外，还具有状态控制部，根据作为第K列之前A列(1^A^M/2—1: A为自然数)的第KA列((K一A) 〉0时，KA= (K—A) ; (K—A)〇0时，KA= (M 一IK一AI))的升压单元的输出端子电压，控制所述电荷转送晶体管。根据本专利技术，就能对以两相时钟升压电路为基础的多相并列升压电 路，原样使用作为两相时钟升压电路的优势的简易时钟信号，避免子(sub) 电容所导致的面积增大，在进行升压操作时，将电荷转送晶体管设定成非 导通状态，通过电荷转送晶体管，抑制电荷的逆流，使升压效率提高。此外，通过增加升压单元列，还能延长电荷转送时间，抑制电荷转送 晶体管增大外观尺寸。此外，将升压单元(防逆流单元)的控制信号与A列前(1芸A^M/2 一l)的升压单元(防逆流单元)的输出端子连接，就能对电荷转送晶体 管设定最佳的升压准备状态的时间，且能充分调整电荷转送时间。另外，如果升压单元列为4列以上，那么不管升压单元列是偶数列还 是奇数列，都能得到所述的效果。此外，根据本专利技术，设法安排晶体管部的阵列，就能抑制升压单元间 配线的延迟增大，在进行升压操作时，确保时间富余量。这些效果不仅对于正升压，负升压电路也同样能得到。此外，作为电 荷转送晶体管，使用Pch (P沟道)晶体管，就不会形成使用Nch (N沟 道)晶体管时所担心的寄生双极，能进行稳定的升压操作。附图说明图1是表示根据本专利技术的第1实施方式的升压电路的结构框图。 图2 (a) (d)是表示图1所示的升压单元、防逆流单元的结构的 电路图。图3是用来说明图1所示的升压电路的操作的波形图。 图4 (a) (d)是用来说明图1所示的升压电路的操作的升压单元 的操作模式图。图5是表示图1所示的升压电路的升压单元的操作模式和电压制约条 件的图。图6是表示本专利技术的第2实施方式的升压电路的结构框图。图7是表示本专利技术的第3实施方式的升压电路的结构框图。图8是用来说明图6、图7所示的升压电路的操作的波形图。 图9是表示本专利技术的第4实施方式的升压电路的结构框图。 图10是用来说明图9所示的升压电路的操作的波形图。 图11是表示本专利技术的第5实施方式的升压电路的结构框图。 图12是用来说明图ll所示的升压电路的操作的波形图。 图13 (a)和(b)是本专利技术的第6实施方式的升压电路的配置结构。 图14是表示本专利技术的第7实施方式的升压电路的结构框图。 图15 (a) (c)是表示图14所示的升压单元、防逆流单元的结构 的电路图。图16是用来说明图14所示的升压电路的操作的波形图。 图17是表示升压电路的现有例的结构的电路图。 图18是用来说明图17所示的升压电路的操作的波形图。 图中IOO —升压电路，200、 210、 220、 230 —升压电路，300、 900 —升压电路，Cl一升压电容，C101 C404 —升压电容，CLK1A CLK6A 一时钟信号，CLK1B CLK6B —时钟信号，L01 L12 —升压单元列，Ml、 MN1 —电荷转送晶体管，M2、 MN2—截止(OFF)开关的晶体管，M3、 MN3 —导通(ON)开关的晶体管，M4、 MN4 —被连接为二极管的晶体管， P101 P104 —升压单元，P201 P205 —升压单元，本文档来自技高网...
【技术保护点】
一种升压电路，具有Ｍ列（Ｍ≥４）Ｌ级（Ｌ≥２）的升压单元，该升压单元与多个相位不同的时钟信号同步，进行升压操作，其特征在于， 第Ｋ列（１≤Ｋ≤Ｍ）第Ｉ级（１≤Ｉ≤Ｌ）的该升压单元包括： 输入端子，接受来自该升压单元前级的电压； 输出端子，向该升压单元后级提供电压； 升压电容，一端与该升压单元的输出端子连接，另一端接受与该升压单元对应的时钟信号；和 电荷转送晶体管，连接在该升压单元的输入端子与输出端子之间，在导通状态时，将电荷从该输入端子转送到该输 出端子， 另外，还具有状态控制部，根据作为第Ｋ列之前Ａ列（１≤Ａ≤Ｍ／２－１：Ａ为自然数）的第ＫＡ列（（Ｋ－Ａ）＞０时，ＫＡ＝（Ｋ－Ａ）；（Ｋ－Ａ）≤０时，ＫＡ＝（Ｍ－｜Ｋ－Ａ｜））的升压单元的输出端子电压，控制所述电荷转送晶体管。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：山平征二，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。