升压电路制造技术

本发明专利技术提供减小电路规模的升压电路。在升压动作结束后复位晶体管（Ｍ３）使节点（Ｖｇ）复位的场合，通过电源电压控制复位晶体管（Ｍ３），节点（Ｖｇ）复位，因此不需要用于复位的新的升压电压，随之也不需要其它的升压电路。因而，升压电路的电路规模也相应地减小。

【技术实现步骤摘要】

本专利技术涉及升压电路，具体涉及从升压端子输出高于电源电压的升压电压的升压电路。
技术介绍
现在，在半导体装置中有时使用从升压端子输出比电源电压高的升压电压的升压 电路。例如，在非易失半导体装置中，存储单元晶体管进行写入时及删除时要使用升压电 压，因此搭载有升压电路。作为该升压电路，众所周知例如利用升压效率高的4相时钟信号驱动的阈值抵消 型升压电路。该升压电路通常具备将输入电压Vi升压后输出的多个升压单元。升压电路 例如具备4个升压单元，将电荷从第1级升压单元的升压电容传送至第2级升压单元的升 压电容，同样地将电荷从第2级传送至第3级，同样地将电荷从第3级传送至第4级，从而 在升压端子得到升压电压。因此，就传统的升压电路中搭载的升压单元进行说明。图6是传统升压单元的示意图。若时钟端子CLKS的电压从接地电压成为电源电压V2，则因电容Cl2的耦合而节点 Vz的电压成为输入端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)而变得非 常高，电荷传送晶体管Mll导通，输出端子VOUT的输出电压成为输入端子VIN的输入电压 VI，通过输入端子VIN的输入电压VI，升压电容Cll蓄积电荷。这时输出端子VOUT和输入 端子VIN的电压相等，因此晶体管M12的栅极电压和源极电压相等，晶体管M12的栅极-源 极间电压低于阈值电压，从而晶体管M12截止。此外，若时钟端子CLKM的电压从接地电压成为电源电压V2，则因升压电容Cll的 耦合而在输出端子VOUT中传送至升压电容Cll的输入端子VIN的输入电压Vl升压至输入 端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)。这时输出端子VOUT的输出电 压变得非常高，晶体管M12导通，节点Vz的电压成为输入端子VIN的输入电压Vl。因而，节 点Vz和输入端子VIN的电压相等，所以电荷传送晶体管Mll的栅极电压和源极电压相等， 且电荷传送晶体管Mll的栅极-源极间电压低于阈值电压，从而电荷传送晶体管Mll截止。这时，控制成使复位端子R的电压成为比电源电压V2高的规定电压。此外，电源 电压V2施加在端子VCC。即，晶体管M13的栅极电压成为上述规定电压，源极电压成为电源 电压V2，由于晶体管M13的栅极-源极间电压高于阈值电压，晶体管M13导通。节点Vz放 电，以从输入端子VIN的输入电压Vl和电源电压V2的合计电压(V1+V2)成为电源电压V2 和晶体管M14的阈值电压的合计电压(例如，参照专利文献1 日本特开2003-250263号公 报)。但是，在传统技术中，当升压电路复位时要对复位端子R使用比电源电压V2高的 规定电压，因此另外需要用于复位的升压电路。因而，升压电路的电路规模会相应地变大。
技术实现思路
本专利技术鉴于上述课题构思而成，其目的在于提供电路规模小的升压电路。(1)为了解决上述课题，本专利技术的第1方面提供一种升压电路，该升压电路从升压端子输出比电源电压高的升压电压，其特征在于，包括至少一个升压单元和放电电路，该 升压单元具有电荷传送晶体管，在导通状态下将输入电压作为输出电压从输出端子输出； 输出电压升压电容，配置在所述输出端子与第一时钟端子之间，根据所述电荷传送晶体管 截止状态下的第一时钟信号的输入，将所述输出电压升压；控制晶体管，对所述电荷传送晶 体管进行导通/截止控制；栅极电压升压电容，配置在第二时钟端子与所述电荷传送晶体 管的栅极之间，根据第二时钟信号的输入将所述电荷传送晶体管的栅极电压升压，使所述 电荷传送晶体管成为导通状态；以及复位晶体管，通过施加于栅极的所述电源电压而成为 导通状态，使所述电荷传送晶体管的栅极复位，该放电电路在升压动作结束后，使所述升压 端子放电。(2)本专利技术第2方面的特征在于在上述第1方面的升压电路中，所述复位晶体管 在栅极上被施加所述电源电压且源极上被施加所述升压电压时成为导通状态，使作为漏极 的所述电荷传送晶体管的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电 路使所述升压端子的电压从所述升压电压返回到所述电源电压。(3)本专利技术第3方面的特征在于在上述第1方面的升压电路中，所述复位晶体管 在栅极和源极上被施加所述电源电压时成为导通状态，使作为漏极的所述电荷传送晶体管 的栅极电压返回到所述电源电压，在升压动作结束后，所述放电电路使所述升压端子的电 压从所述升压电压返回到所述电源电压。(4)本专利技术第4方面的特征在于在上述第1方面或第2方面或第3方面的升压 电路中，所述复位晶体管是耗尽型NMOS晶体管。(专利技术效果)在本专利技术中，在升压动作结束后将电荷传送晶体管的栅极复位的复位晶体管，在 栅极上被施加电源电压时成为导通状态，使电荷传送晶体管的栅极复位，因此不需要用于 复位的升压电压，从而无需相应地设置其它升压电路。因而，升压电路的电路规模变小。附图说明图1是升压电路的示意图。图2是升压单元的示意图。图3是表示升压动作中的升压单元的各端子的电压的时序图。图4是表示升压动作结束后升压单元的各端子的电压的时序图。图5是升压电压的时序图。图6是传统升压单元的示意图。具体实施例方式以下，参照附图，就本专利技术的实施方式进行说明。图1是升压电路的示意图。升压电路具备电源端子VCC、升压端子VPP、时钟端子CLKl CLK4及复位端子RST。此外，升压电路具备升压单元11 14及放电电路22。时钟端子CLKl与升压单元11及升压单元13的内部时钟端子CLK连接。时钟端子CLK2与升压单元12及升压单元14的内部时钟端子CLK连接。时钟端子CLK3与升压单元11及升压单元13的内部时钟端子CLKX连接。时钟端 子CLK4与升压单元12及升压单元14的内部时钟端子CLKX连接。升压端子VPP与升压单元11 14的内部升压端子VPP连接。复位端子RST与升压单元11 14的内部复位端子RST连接。电源端子VCC与升压单元11的输入端子Vi连接，升压单元11的输出端子Vo与 升压单元12的输入端子Vi连接，升压单元12的输出端子Vo与升压单元13的输入端子Vi 连接，升压单元13的输出端子Vo与升压单元14的输入端子Vi连接，升压单元14的输出 端子Vo与升压端子VPP连接。放电电路22设于升压单元14的输出端子Vo与电源端子VCC之间。升压单元11 14将输入电压Vl升压后输出。放电电路22例如在升压端子VPP与电源端子VCC之间具有开关(未图示)，在升 压动作结束后，控制成使该开关导通，连接升压端子VPP与电源端子VCC，从而使升压端子 VPP放电，并使经升压单元11 14依次升压后的升压电压返回到电源电压V2。接着，对升压单元的结构进行说明。图2是升压单元的示意图。升压单元11具备节点Vg、输入端子Vi、输出端子Vo、用作第一时钟端子的内部时 钟端子CLK、用作第二时钟端子的内部时钟端子CLKX、内部复位端子RST及内部升压端子 VPP。此外，升压单元11具备输出电压升压电容Cl、栅极电压升压电容C2、电荷传送晶 体管Ml、控制晶体管M2及复位晶体管M3。电荷传送晶体管Ml设于输入端子Vi与输出端子Vo之间，该晶体管的栅极与节点 Vg连接。控制晶体管M2设于输入端子Vi与节点Vg之间，该晶体管的栅极与输出端子Vo 连接。本文档来自技高网...

【技术保护点】
一种升压电路，该升压电路从升压端子输出比电源电压高的升压电压，其特征在于，包括至少一个升压单元和放电电路，该升压单元具有：电荷传送晶体管，在导通状态下将输入电压作为输出电压从输出端子输出；输出电压升压电容，配置在所述输出端子与第一时钟端子之间，根据所述电荷传送晶体管截止状态下的第一时钟信号的输入，将所述输出电压升压；控制晶体管，对所述电荷传送晶体管进行导通／截止控制；栅极电压升压电容，配置在第二时钟端子与所述电荷传送晶体管的栅极之间，根据第二时钟信号的输入将所述电荷传送晶体管的栅极电压升压，使所述电荷传送晶体管成为导通状态；以及复位晶体管，通过施加于栅极的所述电源电压而成为导通状态，使所述电荷传送晶体管的栅极复位，该放电电路在升压动作结束后，使所述升压端子放电。

【技术特征摘要】
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【专利技术属性】
技术研发人员：见谷真，宇都宫文靖，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]