升压电路制造技术

本发明专利技术提供升压电路，其能够防止与升压电路连接的周边电路的误动作。该升压电路的特征在于，具有：第一放电电路，其在升压部停止了升压动作时，对第一输出端子的电压进行放电；以及第二放电电路，其对第二输出端子的电压进行放电，当第二输出端子的电压与第一输出端子的电压之间电压差为规定电压以下时，第二放电电路放电至第一输出端子的电位。

【技术实现步骤摘要】

本专利技术涉及输出电压不同的两种升压电压的升压电路，更具体而言，涉及具有在停止了升压动作时对升压电压进行放电的放电电路的升压电路。
技术介绍
在半导体装置中，有时会使用升压电路，该升压电路从升压端子输出比电源电压 高的升压电压。例如，在非易失性半导体存储装置中，在存储单元晶体管的写入和消除中使 用了升压电压。此时，使用了两种升压电压，如图3所示安装了两个升压电路。在升压电路80中，升压部81对电源电压VDD进行升压并将第一升压电压VPPL输 出到周边电路(未图示)。在升压动作停止时，放电电路82接通，第一升压电压VPPL被放 电至电源电压VDD。此外，在升压电路90中，升压部91对电源电压VDD进行升压，并将比第 一升压电压VPPL高的第二升压电压VPPH输出到周边电路。在升压动作停止时，放电电路 92接通，第二升压电压VPPH被放电至电源电压VDD (例如参照专利文献1)。专利文献1 日本特开2005-293697号公报在现有技术中，各升压电压分别通过各放电电路进行放电，因此不能够保证第二 升压电压VPPH始终为第一升压电压VPPL以上的状态。即，由于各升压电压的放电，第一升 压电压VPPL很可能变为比第二升压电压VPPH高。这里，例如考虑在与两个升压电路连接 的周边电路中使用了如下PMOS晶体管(未图示)的情况该PMOS晶体管的源极和背栅被 施加了第二升压电压VPPH，漏极被施加了第一升压电压VPPL。于是，在前述的PMOS晶体管 中，漏极电压比源极和背栅电压高，从而在漏极/背栅之间的寄生二极管中流过电流，与前 述的PMOS晶体管相关的CMOS晶体管电路有可能发生闩锁效应等，可能导致周边电路误动 作。
技术实现思路
本专利技术鉴于上述课题而提供一种使与升压电路连接的周边电路不会发生误动作 的升压电路。本专利技术为了解决上述课题而提供一种升压电路，其特征在于，该升压电路具有第 一放电电路，其在升压部停止了升压动作时，对第一输出端子的电压进行放电；以及第二放 电电路，其对第二输出端子的电压进行放电，当第二输出端子的电压与第一输出端子的电 压之间电压差为规定电压以下时，第二放电电路放电至第一输出端子的电位。在本专利技术中，在升压动作停止的情况下，当第二输出端子的电压与第一输出端子 的电压之间的电压差为规定电压以下时，第二输出端子的电压被放电至第一输出端子的电 位，因此，不会出现第一输出端子的电压为第二输出端子的电压以上的情况。因此，能够防 止周边电路的误动作。附图说明图1是示出本专利技术的具有放电电路的升压电路的电路图。图2是用于说明本专利技术的具有放电电路的升压电路的动作的时序图。图3是示出以往的具有放电电路的升压电路的电路图。符号说明1 升压电路；2 周边电路；10,20 升压部；30,40 放电电路；41 电平转换器。具体实施例方式下面参照附图说明本专利技术的实施方式。首先，说明本专利技术的升压电路的结构。图1是示出本专利技术的具有放电电路的升压 电路的电路图。升压电路1具有升压部10、升压部20、放电电路30以及放电电路40。放电电路 30具有耗尽型NMOS晶体管31、增强型PMOS晶体管32和NMOS晶体管33。放电电路40具 有电平转换器41和增强型PMOS晶体管42。升压电路1的第一输出端子3与升压部10的升压电压输出端子连接，将第一升压 电压VPPL输出到周边电路2。升压电路1的第二输出端子4与升压部20的升压电压输出 端子连接，将第二升压电压VPPH输出到周边电路2。升压电路1的作为控制端子的使能端 子5与升压部10、升压部20、放电电路30以及放电电路40各自的使能端子连接。在放电电路30中，NMOS晶体管31的栅极与使能端子5连接，源极与第一输出端 子3连接，漏极与第二输出端子4连接，背栅与接地端子VSS连接。PMOS晶体管32的栅极 与第一输出端子3连接，源极和背栅与第二输出端子4连接，漏极与NMOS晶体管33的漏极 连接。NMOS晶体管33的栅极与使能端子5连接，源极和背栅与接地端子VSS连接。在放电电路40中，电平转换器41的输入端子与使能端子5连接，输出端子与PMOS 晶体管42的栅极连接。PMOS晶体管42的源极和背栅与第一输出端子3连接，漏极与电源 端子VDD连接。升压部10输出第一升压电压VPPL。升压部20输出第二升压电压VPPH。放电电 路40对第一输出端子3的第一升压电压VPPL进行放电。放电电路30对第二输出端子4 的第二升压电压VPPH进行放电。匪OS晶体管31具有阈值电压(-Vtnd)。PMOS晶体管32和PMOS晶体管42具有阈 值电压(-Vtp)。匪OS晶体管33具有阈值电压Vtn。在升压动作停止时，PMOS晶体管42导通而使得对第一升压电压VPPL进行放电的 放电路径导通。电平转换器41对使能端子电压EN进行转换并输出，以使PMOS晶体管42 进行上述动作。在升压动作停止时，NMOS晶体管33导通，使第二升压电压VPPH向接地电压VSS进 行放电的放电路径导通。当第一升压电压VPPL被其他电路进行放电而到达规定电压以下 时，NMOS晶体管31导通。当NMOS晶体管31导通而使得第二升压电压VPPH变为第一升压 电压VPPL与阈值电压的绝对值Vtp的合计电压(VPPL+Vtp)以下时，PMOS晶体管32截止， 使放电路径不导通。接着，说明升压电路的动作。图2是用于说明升压电路的动作的时序图。在升压电路1进行升压动作的t0彡t < tl的期间中，使能端子电压EN被控制成 低电平(low)。升压部10和升压部20进行升压动作，升压部10对电源电压VDD进行升压并输出 第一升压电压VPPL，升压部20对电源电压VDD进行升压并输出比第一升压电压VPPL高的 第二升压电压VPPH。这里，第一升压电压VPPL和第二升压电压VPPH变为所希望的电压。 电平转换器41的输出电压为使得从电源电压VDD电平转换至第一升压电压VPPL的高电平 (high)，PMOS晶体管42截止。由于使能端子电压EN为低电平，因此NMOS晶体管31和NMOS晶体管33也截止。 此夕卜，电压(VPPH-VPPL)为PMOS晶体管32的阈值电压的绝对值Vtp以上，因此PMOS晶体 管32导通。接着，在t = tl处，使能端子电压EN被控制成高电平。升压部10和升压部20停止升压动作。电平转换器41的输出电压变成低电平， PMOS晶体管42导通，升压部10的升压电压输出端子与电源端子VDD连接。升压部10的升 压电压输出端子开始放电，第一升压电压VPPL开始降低。并且，由于使能端子电压EN为高 电平，因此NMOS晶体管33也导通。此时，如上所述，NMOS晶体管31仍然截止，PMOS晶体管 32仍然导通，因此，升压部20的升压电压输出端子与接地端子VSS连接，升压部20的升压 电压输出端子开始放电，第二升压电压VPPH开始降低。这里，电压(VPPH-VPPL)也开始降 低。这里，第二升压电压VPPH的放电路径是经由升压部20的升压电压输出端子与接地端 子VSS之间的PMOS晶体管32和NMOS晶体管33的路径。当在t = t2处，第一升压电压VPPL降低至电压(VDD+Vtnd)以下时，NMOS晶体管 31的栅极本文档来自技高网...

【技术保护点】
一种升压电路，其对输入的电源电压进行升压并输出，其特征在于，该升压电路具有：升压部，其输出第一升压电压和比所述第一升压电压高的第二升压电压；第一输出端子，其输出所述第一升压电压；第二输出端子，其输出所述第二升压电压；第一放电电路，其在所述升压部停止了升压动作后，对所述第一输出端子的电压进行放电；以及第二放电电路，其在所述升压部停止了升压动作后，对所述第二输出端子的电压进行放电，当所述第二输出端子的电压与所述第一输出端子的电压之间的电压差为规定电压以下时，所述第二放电电路放电至所述第一输出端子的电位。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大谷绫香，冈智博，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]