本发明专利技术提供了一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器单元中设置用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端的信号输入单元；用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元的锁存单元；用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元的下拉单元；用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号输出单元，从而可简化移位寄存器电路结构，有利用于显示面板（panel）窄边框的实现。
【技术实现步骤摘要】
本专利技术涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置。
技术介绍
传统低温多晶硅应用(LTPS)的移位寄存器(shift register)采用的是反相器、与非门和传输门组成的D触发器，一般具有两个D触发器。利用D触发器来锁存输出信号，利用时钟信号来控制信号的传输和移位。在一典型的现有移位寄存器中，主要由两个D触发器构成，它的操作原理如下，当时钟导通第一个D触发器后，上一级单元输入的电平信号进入第一个D触发器，由于此时第二个D触发器前端的传输门截止，因此信号不能进入第二个D触发器，当下一个时钟到来，第一个D触发器输入截止，同时第一个D触发器将输入信号锁存，此时第二个D触发器导通，输入信号进入第二个D触发器并输出。由此信号实现了从上一级到下级单元的移位操作。而由于D触发器的实现需要2个传输门，I个反相器，一个与非门，而一个移位寄存器需要连两个D触发器，因此虽然传统的移位寄存器经典，然而使用了较多的门电路，电路构成过于复杂，同时需要较大的排版空间，不利于显示面板(panel)窄边框的实现。
技术实现思路
本专利技术提供了一种移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，从而可简化移位寄存器单元电路结构，有利用于显示面板(panel)窄边框的实现。·本专利技术提供方案如下:本专利技术实施例提供了一种移位寄存器单元，包括信号输入单元、锁存单元、下拉单元、信号输出单元，其中:信号输入单元，用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端；锁存单元，用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元；下拉单元，用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元；信号输出单元，用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号。优选的，所述信号输入单元包括:第一薄膜晶体管Tl和第二薄膜晶体管T2 ；所述第一薄膜晶体管Tl的源极与第一电平信号输入端连接，第一薄膜晶体管Tl的栅极与复位信号输入端连接，第一薄膜晶体管Tl的漏极与第二薄膜晶体管T2的漏极和锁存单元的第一端A连接；所述第二薄膜晶体管T2的栅极与输入信号输入端连接，所述第二薄膜晶体管T2的源极与所述第二电平信号输入端连接。优选的，所述锁存单元包括:第一反相器以及第二反相器，其中:所述第一反相器的输入端与所述信号输入单元连接，所述第一反相器的输出端与所述下拉单元连接；所述第二反相器的输入端与所述下拉单元连接，所述第二反相器的输出端与所述信号输入单元连接。优选的，所述下拉单元包括:第四薄膜晶体管T4和第五薄膜晶体管T5 ；所述第四薄膜晶体管T4的漏极分别与所述第五薄膜晶体管T5的漏极、信号输出单元连接，所述第四薄膜晶体管T4的栅极分别与所述第五薄膜晶体管T5的栅极、锁存单元的第二端连接，所述第四薄膜晶体管T4的源极与下拉信号连接；所述第五薄膜晶体管T5的源极与所述信号输出单元、第一电平信号输入端连接。优选的，所述下拉单元还包括第三薄膜晶体管T3 ;所述第三薄膜晶体管T3的漏极与第四薄膜晶体管T4的源极连接，所述第三薄膜晶体管T3的栅极与时钟信号 输入端连接，第三薄膜晶体管T3的源极与第二电平信号输入端连接。优选的，所述下拉单元还包括第三薄膜晶体管T3 ；所述第三薄膜晶体管T3的漏极与栅极连接，并且与第四薄膜晶体管T4的源极连接，第三薄膜晶体管T3的源极与时钟信号输入端连接。优选的，所述信号输出单元包括:第三反相器、第一信号输出端以及第二信号输出端；所述第三反相器的信号输入端分别与所述下拉单元、第二信号输出端连接；所述第三反相器的信号输出端与所述第一信号输出端连接。优选的，所述信号输出单元还包括第六薄膜晶体管T6 ；所述第六薄膜晶体管T6的漏极与第三反相器的信号输入端连接，第六薄膜晶体管T6的源极与第一电平信号连接，第六薄膜晶体管T6的栅极与第一信号输出端连接。本专利技术实施例还提供了一种移位寄存器单元的驱动方法，包括:在输入阶段，时序信号控制所述信号输入单元导通并输出低电平，锁存单元在锁存低电平的同时输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单兀中的第二信号输出端输出高电平；在输出阶段，时序信号控制所述信号输入单元截止，锁存单元继续输出高电平，下拉单元在所述锁存单元输出的高电平以及时序信号的控制下，使下拉节点处于低电平，信号输出单兀中的第一信号输出端输出高电平，使信号输出单兀中的第二信号输出端输出低电平；在复位阶段，时序信号控制所述信号输入单元导通并输出高电平，锁存单元在锁存高电平的同时输出低电平，下拉单元在所述锁存单元输出的低电平以及时序信号的控制下，使下拉节点处于高电平，信号输出单元中的第一信号输出端输出低电平，使信号输出单兀中的第二信号输出端输出高电平。优选的,在输入阶段,所述时序信号为:复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入低电平；在输出阶段,所述时序信号为:复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入高电平；在复位阶段,所述时序信号为:复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入低电平。优选的,在输入阶段,所述时序信号为:复位信号输入端输入高电平、输入信号输入端输入高电平、时钟信号输入端输入高电平；在输出阶段,所述时序信号为:复位信号输入端输入高电平、输入信号输入端输入低电平、时钟信号输入端输入低电平；在复位阶段,所述时序信号为:复位信号输入端输入低电平、输入信号输入端输入低电平、时钟信号输入端输入高电平。本专利技术实施例还提供了一种栅极驱动装置，该栅极驱动装置具体可以包括多级本专利技术实施例提供的移位寄存器单兀；除第一级移位寄存器单元外，其余每一级移位寄存器单元的第一输出端均与下一级移位寄存器单兀的输入信号输入端连接，每一级移位寄存器单兀的第一输出端输出的信号为下一级移位寄存器单元的输入信号；除最后一级移位寄存器单元外 ，其余每一级移位寄存器单元的第二输出端均与上一级移位寄存器单元的复位信号输入端连接，每一级移位寄存器单元的第二输出端输出的信号为上一级移位寄存器单元的复位信号。优选的，所述栅极驱动装置提供至少两个时钟信号，每一时钟信号按时钟信号个数，间隔为多级连接的移位寄存器中的一个提供时钟信号。本专利技术实施例还提供了一种显示装置，该显示装置具体可以包括本专利技术实施例提供的栅极驱动装置。从以上所述可以看出，本专利技术提供的移位寄存器单元及其驱动方法、栅极驱动装置与显示装置，通过在移位寄存器单元中设置用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端的信号输入单元；用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元的锁存单元；用于在所述锁存处理信号的控制下，将第一电平信号或第二电平信号输出给信号输出单元的下拉单元；用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号输出单元，从而可简化移位寄存器电路结构，有利用于显示面板(panel)窄边框的实现。附图说明图1为本发本文档来自技高网...
【技术保护点】
一种移位寄存器单元，其特征在于，包括信号输入单元、锁存单元、下拉单元、信号输出单元，其中：信号输入单元，用于在输入信号和复位信号的控制下，将第一电平信号或第二电平信号输出给锁存单元的第一端；锁存单元，用于锁存所述信号输入单元输入的信号，并将锁存处理信号输出给下拉单元；下拉单元，用于在所述锁存处理信号的控制下，将第一电平信号或下拉信号输出给信号输出单元；信号输出单元，用于接收所述下拉单元发送的信号，进行反向处理作为输出信号，以及输出与输出信号反相的信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：青海刚，祁小敬，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：
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