一种应用于流水线ADC的低功耗基准电压缓冲器制造技术

本发明专利技术提出了一种应用于流水线ADC的低功耗基准电压缓冲器。所述缓冲器在传统的源极电压跟随器作为输出缓冲器的基础上，采用了新的动态电流控制方法，增加了放电电流控制电路和充电电流控制电路，使得缓冲器可以驱动非常大的负载电容，在较短的时间内即可建立到要求的电压精度；通过流水线ADC中的两相非交叠时钟控制开关阵列，开关阵列控制接入电路中的MOS管，MOS管控制缓冲电路放电电流和充电电流的大小。本发明专利技术在驱动负载电容时，大大降低缓冲器消耗的电流，从而降低电路的功耗。

【技术实现步骤摘要】

本专利技术属于电子电路
，尤其是涉及一种应用于流水线ADC的低功耗基准电压缓冲器。
技术介绍
基准电压缓冲器是基准电压电路中很重要的一个组成部分。由于产生基准电压源的电路输出电阻通常都很大，如果直接用来驱动阻性负载，会使得输出电压严重偏离基准电压的值，电路的整体增益下降，影响电路的整体性能。此外，在流水线模数转换器ADC中，出于精度和噪声的考虑因素，采样电容通常具有很大的值，使得整个电路等效电容非常大。这样，如果基准电压直接用于流水线ADC中，等效的总电容和基准电压源的输出阻抗相乘得到的积分电路时间常数将非常大，导致电容两端电压的建立将非常缓慢，这严重限制了流水线ADC的工作速度和精度，从而影响流水线ADC的整体性能。此外，流水线ADC中的各个模块之间会通过相互之间的连线形成串扰，这将使得基准电压的输出不再稳定，甚至远远偏离设定的输出值。基准电压缓冲器的特点就是输出电阻比较小，驱动能力很高，在需要的时候可以提供很大的输出电流，使得电路快速完成大信号和小信号的建立，所以基准电压必须经过缓冲器提高驱动能力。目前，基准电压缓冲器低阻抗输出主要有两种方式实现，一种是采用负反馈技术，一种就是采用源极跟随器。采用负反馈技术实现需要仔细设计电路的反馈回路，确保整体电路的稳定。此外，反馈回路也将消耗一定的电流，增加电路的整体功耗。由于源极跟随器本身就具有较小的输出阻抗，而且不存在电容的米勒效应，相同的功耗下可以实现较大的带宽，同时可以很好地保障电路的稳定性，所以应用较多的就是采用源极跟随器技术来实现缓冲器。在流水线ADC中，采样电容的选取需要考虑噪声性能和电容的匹配精度。在这两方面的约束下，采样电容的值往往很大，所以缓冲器的容性负载很大。这就要求缓冲器的驱动能力很强，在负载电容充电、放电`情况下提供很大的电流，但是这往往需要很大的静态电流才能实现。如果电路的工作速度很高，那么电流就会很大，往往达到几十毫安，占据了 ADC中很大的一部分功耗，所以设计低功耗的基准电压缓冲器就显得尤为必要。
技术实现思路
本专利技术所要解决的技术问题在于克服现有技术的不足，本专利技术提出了一种应用于流水线ADC的低功耗基准电压缓冲器。为解决上述技术问题，本专利技术采用的技术方案如下: 一种应用于流水线ADC的低功耗基准电压缓冲器，所述基准电压缓冲器包括差分电压放大器、源极跟随器、电容放电回路、电容充电回路；所述差分电压放大器部分包括第一电阻、第二电阻、第三电阻、第四电阻、差分放大器；所述源极跟随器电路部分包括第一 NMOS管、第二 NMOS管，第三NMOS管、第四NMOS管；所述电容放电回路包括第一负载电容、第二开关、第三NMOS管、放电电流控制电路；所述放电电流控制电路包括第一 CMOS开关，第五NMOS管； 所述电容充电回路包括第二负载电容、第三开关、第二 NMOS管、充电电流控制电路；所述充电电流控制电路包括第二 CMOS开关，第一 PMOS管； 所述基准电压缓冲器还包括第一电压源、第一开关、第四开关、第二电压源； 所述基准电压缓冲器电路连接如下: 第一电阻一端接地，第一电阻另一端接差分放大器的负输入端，第三电阻一端接差分放大器的正输出端，第三电阻另一端接差分放大器的负输入端；第二电阻一端接输入电压，第二电阻另一端接差分放大器的正输入端；第四电阻一端接差分放大器的正输入端，第四电阻另一端接差分放大器负输出端； 第一 NMOS管栅极接差分放大器负输出端，第一 NMOS管漏极接电源，第一 NMOS管源极接第三MOS管的漏极；第二 NMOS管栅极接差分放大器正输出端，第二 NMOS管漏极接电源，第二 NMOS管源极接第四NMOS管漏极；第三NMOS管源极接地；第四NMOS管源极接地，第四NMOS管栅极和第三NMOS管栅极相连，第四NMOS管栅极和第三NMOS管栅极一起与固定偏置电压源相连； 第一开关一端接到第一电压源，第一开关另一端分别与第一电容上极板、第二开关一端相连；第一电容下级板接地；第二开关另一端接第三NMOS管漏极；第五NMOS管栅极接第一 CMOS开关一端，第五NMOS管源极接地；第一 CMOS开关另一端接第五NMOS管漏极,第五NMOS管漏极接第一电容的上极板； 第四开关一端接第二电压源，第四开关另一端分别与第二电容上极板、第三开关一端相连；第二电容下级板接地； 第三开关另一端接第四NMOS管漏极；第一 PMOS管栅极接第二CMOS开关一端,第一 PMOS管源极接电源；第二 CMOS开关另一端接第一 PMOS管漏极,第一PMOS管漏极接第二电容的上极板。本专利技术的有益效果是:本专利技术提出了一种应用于流水线ADC的低功耗基准电压缓冲器，所述基准电压缓冲器采用源极跟随器作为缓冲器的主体工作电路，利用流水线ADC中两相不重叠时钟为缓冲器的负载电容设计了额外的充电和放电回路。在电容不进行充放电情况下该电路中的开关均断开，不会给电路增加额外的功耗。在相同的负载电容情况下，在电容两端的电压建立到相同的精度时，可以大大缩小建立的时间和消耗的电流，降低电路的功耗。附图说明图1为本专利技术的基于流水线ADC的低功耗基准电压缓冲器。图2为本专利技术基准电压缓冲器的放电电流控制电路示意图。图3为本专利技术基准电压缓冲器的充电电流控制电路示意图。图4为本专利技术的缓冲器和原来的基本源极跟随缓冲器在相同负载电容情况下，电容两端建立的差分电压与时间的关系曲线。其中，实线为本专利技术中的电压，虚线为原来源极跟随器电路的电压。具体实施例方式下面结合附图，对本专利技术提出的一种应用于流水线ADC的低功耗基准电压缓冲器进行详细说明: 本专利技术的基于流水线ADC的低功耗基准电压缓冲器通过利用流水线ADC中的两相非交叠时钟设计开关电路来实现。由图1可以看到，电路中的两相非交叠时钟分别为CLK1、CLK2。不考虑本专利技术设计的电路，只分析图1上部分的电路。可以看出，当CLKl为高、CLK2为低时(这一时间段记做Tl)，开关SW1、SW4闭合，Sff2,Sff3断开，电压源VH对电容Cl充电，电压源VL对电容C2充电。同时，NMOS管匪1、匪2构成基本的源极跟随器，NMOS管匪3、NM4作为源极跟随器的有源负载。在这一段时间内，电压源VH将电容Cl两端电压充电到VH,电压源VL将电容C2两端电压充电到VL。同时，差分电压放大器OP端的电压经过NMOS管匪2，在匪2源极建立电压VH，ON端电压经过NMOS管匪I，在匪I源极建立电压VL。当CLKl为低，CLK2为高时(这一时间段记做T2)，开关SW1、SW4断开，Sff2, SW3闭合，电容Cl上的电压VH需要经过NMOS管匪3放电到低电压VL，电容C2上的电压为VL，需要电源经过NMOS管匪2对其充电，使电容C2上电压从VL上升到VH。电容Cl、C2越大，充电和放电的时间越长，电压建立到一定精度需要的电流也越大。这使得NMOS管匪3、匪2的尺寸非常大，相应的匪1、NM4的尺寸也必须增大，以提供静态下的稳定电流。 本专利技术中提出的电路如图2、图3所示，分别为放电电流示意图、充电电流示意图。现根据图中的标示分析如下:在Tl时间内，开关TGl和TG2断开，这时电路和原来的电路没有什么区别，差分电压放大器OP端的电压经过NMOS管匪2，在匪本文档来自技高网...

【技术保护点】
一种应用于流水线ADC的低功耗基准电压缓冲器，其特征在于，所述基准电压缓冲器包括差分电压放大器、源极跟随器、电容放电回路、电容充电回路；所述差分电压放大器部分包括第一电阻、第二电阻、第三电阻、第四电阻、差分放大器；所述源极跟随器电路部分包括第一NMOS管、第二NMOS管，第三NMOS管、第四NMOS管；所述电容放电回路包括第一负载电容、第二开关、第三NMOS管、放电电流控制电路；所述放电电流控制电路包括第一CMOS开关，第五NMOS管；所述电容充电回路包括第二负载电容、第三开关、第二NMOS管、充电电流控制电路；所述充电电流控制电路包括第二CMOS开关，第一PMOS管；所述基准电压缓冲器还包括第一电压源（VH）、第一开关、第四开关、第二电压源（VL）；所述基准电压缓冲器电路连接如下：第一电阻一端接地，第一电阻另一端接差分放大器的负输入端，第三电阻一端接差分放大器的正输出端，第三电阻另一端接差分放大器的负输入端；第二电阻一端接输入电压（Vin），第二电阻另一端接差分放大器的正输入端；第四电阻一端接差分放大器的正输入端，第四电阻另一端接差分放大器负输出端；第一NMOS管栅极接差分放大器负输出端，第一NMOS管漏极接电源，第一NMOS管源极接第三MOS管的漏极；第二NMOS管栅极接差分放大器正输出端，第二NMOS管漏极接电源，第二NMOS管源极接第四NMOS管漏极；第三NMOS管源极接地；第四NMOS管源极接地，第四NMOS管栅极和第三NMOS管栅极相连，第四NMOS管栅极和第三NMOS管栅极一起与固定偏置电压源（Vbn）相连；第一开关一端接到第一电压源（VH），第一开关另一端分别与第一电容上极板、第二开关一端相连；第一电容下级板接地；第二开关另一端接第三NMOS管漏极；第五NMOS管栅极接第一CMOS开关一端，第五NMOS管源极接地；第一CMOS开关另一端分别与第五NMOS管漏极、第一电容的上极板连接；第四开关一端接第二电压源（VL），第四开关另一端分别与第二电容上极板、第三开关一端相连；第二电容下级板接地；第三开关另一端接第四NMOS管漏极；第一PMOS管栅极接第二CMOS开关一端，第一PMOS管源极接电源；第二CMOS开关另一端分别与第一PMOS管漏极、第二电容的上极板连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：吴建辉，徐川，胡建飞，李红，田茜，
申请(专利权)人：东南大学，
类型：发明
国别省市：