本发明专利技术提出了一种基于复合介质栅结构的像素单元的成像阵列及其曝光操作方法，像素单元采用复合介质栅结构的光敏探测器，每个像素单元的源区和漏区是对称的，通过注入形成的P型衬底（1），相邻像素单元之间为N型注入区形成像素共用的漏极（2）或源极（7），若干数目的像素单元通过N型注入区相互串联构成一列，在一列（BL）的两端分别为两个选择开关晶体管，晶体管栅极控制端口漏极方向为SD，源极方向为SS，通过控制选择晶体管的开关来控制每一列信号的传输，用于控制一列的选择开启；其中每一条列中的每一行不同像素通过字线（WL）将栅极（3）连接，一条WL同时控制一行像素的栅极。
【技术实现步骤摘要】
本专利技术涉及复合介质栅结构像素单元，尤其一种NAND型成像阵列架构，是一种复合介质栅像素单元构成的NAND型阵列架构及器曝光操作方式。
技术介绍
图像传感器在当今社会应用非常广泛，如移动手机、数码相机、各种摄像机以及国防探测领域，当前发展的主要成像探测器是CCD和CMOS-APS两种类型，CCD的基本结构是一列列MOS电容串联，通过电容上面电压脉冲时序控制半导体表面势阱产生和变化，进而实现光生电荷信号的存储和转移读出，CMOS-APS每个像素采用二极管和多个晶体管组成，读取曝光前后的变化情况得到光信号。CMOS-APS由于某些优点近年来受到更大的关注，CXD生产对工艺要求极高，成品率和成本不够理想。目前C⑶与CMOS都力图进一步缩小像素尺寸提高分辨率，CCD因为受到边缘电场等效应使得他像素尺寸的很难进一步缩小。而CMOS-APS每个像素由多个晶体管与一个感光二极管构成，使得每个像素的感光区域只占据像素本身很小的表面积，灵敏度和分辨率相对较小。另外CMOS-APS每个像素包含多个晶体管来完成引址选通等操作，一般的像素单元包含三个晶体管，这决定了他的像素尺寸缩小受到很大的限制。为了获得具有简单结构、成熟工艺、更高分辨率的成像器件，现有专利(US6784933B1)提出采用一个非挥 发浮栅存储晶体管与两个选择晶体管作为像素单元的结构，该结构不尽结构简单而且可以与标准集成工艺兼容，但一个像素至少包含了三个晶体管，为了大程度的缩小像素尺寸；专利(W02010/094233)提出采用一个浮栅晶体管作为像素单元的结构，有效提高成像密度。为了实现器件的读出，CMOS-APS通常采用X-Y交叉引址，而这种阵列架构需要的引线较多，像素排列不够紧凑，在专利(US6784933B1)中，浮栅晶体管像素采用了 NOR架构，每相邻像素之间需要一个电极引线，同样增加了像素的尺寸，为了达到更高的分辨能力，本专利技术基于复合介质栅像素结构采用更紧密排列的NAND型架构，并给出实际曝光方法。
技术实现思路
本专利技术的目的是:提出，尤其提出一种NAND型架构的成像阵列，可以有效的进一步减小像素周期尺寸，提高成像分辨率。本专利技术的技术方案是:，其中涉及的复合介质栅光敏探测器结构(如图1)包括:p型半导体衬底(I)、在所述衬底正上方依次设有底层绝缘介质(6)，光电子存储层(5)，顶层绝缘介质(4)，控制栅(3)丨型半导体衬底中靠近叠层介质的两侧通过离子注入掺杂形成高浓度N型源区(7)和漏区(2)。所述光电子存储层(5)是多晶硅、Si3N4或其它电子导体或半导体；控制栅极(3)是多晶硅、金属或其他透明导电电极，控制栅极面或基底层至少有一处为对探测器探测波长透明或半透明的窗口。所述两层绝缘介质(4)、(6)能有效隔离电荷存储区，使电荷限制在存储层(5)内实现存储功能，顶层绝缘介质(4)一般为宽带半导体，以保证电子从衬底穿越势垒而进入存储层后不会进入栅极(3)。顶层介质的材料可以采用氧化硅/氮化硅/氧化硅、氧化硅/氧化铝/氧化硅、氧化硅、氧化铝或其它高介电常数介质材。底层介质材料可以采用氧化硅或其它高介电常数介质；关于该器件的具体说明可参见专利(W02010/094233)。本专利技术基于复合介质栅结构的像素单元的成像阵列，像素单元采用复合介质栅结构的光敏探测器，每个像素单元的源区和漏区是对称的，通过注入形成的P型衬底(1)，相邻像素单元之间为N型注入区形成像素共用的漏极(2)或源极(7)，若干数目的像素单元通过N型注入区相互串联构成一列，在一列(BL)的两端分别为两个选择开关晶体管，晶体管栅极控制端口漏极方向为SD，源极方向为SS，通过控制选择晶体管的开关来控制每一列信号的传输，用于控制一列的选择开启；其中每一条列中的每一行不同像素通过字线(WL)将栅极(3)连接，一条WL同时控制一行像素的栅极。基于复合介质栅结构的像素单元的成像阵列(如图la)，上述行与列的像素构成像素阵列，像素阵列下面为一个共用的通过注入形成的P型衬底(I)。其中像素阵列行数目可以为8 64。该像素阵列因为采用像素串联结构,每个像素之间的源极和漏极不需要更多的电极接触，阵列简单，像素密度更高。本专利技术基于复合介质栅结构像素单元的成像阵列的曝光操作方法:基于复合介质栅结构的像素单元的成像阵列的曝光操作方式:在一列像素单元的两端分别为两个选择开关晶体管，在曝光过程中源极选择管SS和漏极选择管SD接Vs，保证晶体管关闭；在奇数行的栅极WL (2n-l)接高压Vpr，曝光时间Tl，此时要保证Tl时间段内相邻行像素晶体管处于关闭状态，即在Tl时间内偶数行WL (2n)接Voff，实现奇数行WL (2n_l)曝光；奇数行进行曝光结束后，在偶数行WL(2n)加高压Vpr，时间为T2，在此期间奇数行栅极WL (2n_l)接Voff，保证相邻像行素晶体管处于关闭状态。这样在T1+T2时间段内完成整个芯片(L行M列)的曝光操作。所述Vs可以为-5V 5V，尤其是-5V OV ；Vpro可以为5V 20V，，尤其是IOV左右；Voff可以为-5V 5V,尤其是-5V OV ；T1和T2可以为Ius ls，尤其是IO-1OOus ；L>8。在一列的两端分别为两个选择开关晶体管，在曝光过程中源极SS选择开关晶体管和漏极SD选择开关晶体管栅极(SS与SD)接Vs，保证晶体管关闭。在需要曝光的行(WL)接高压Vpro，曝光时间Tl，此时要保证相邻的行(WL)接电压Voff，使得在Tl时间段内临近像素晶体管处于关闭状态。然后在已曝光器件行(WL)电压接Voff，保证已曝光像素晶体管处于关闭状态，同时在未曝光像素行WL上面加高压Vpro，时间为T2。本专利技术的有益效果是:像素单元采用复合介质栅结构，一个晶体管作为一个像素结构非常简单，有利于提高分辨率。根据像素结构和成像特点，使相邻像素共用一个源区或漏区，源极和漏极电 极引线会要求更多的空间，本专利技术中可以直接去掉源极和漏极的引线，这样在没有改变像素单元结构的情况下通过像素串联构成一列的方法来有效的实现像素的紧密排列，可以很大程度的提高成像阵列的像素密度，提高分辨率。在成像过程中，可以通过每间隔一条字线加高压进行曝光，也可以通过间隔多条字线进行曝光操作(隔行曝光方式)，曝光像素相邻的像素可以起到隔离作用，将曝光的像素之间进行很好的隔离，而且作为隔离的像素本身在下一时刻仍然可以进行成像，这样既可以防止像素之间的串扰，又不会损失分辨率。该阵列结构可以有效减小像素间距，提高成像器件密度。成像过程中。附图说明图1a为复合介质栅光敏探测器结构；图1b为复合介质栅光敏探测器结构电路示意图；图2基于复合介质栅结构像素单元的成像阵列；图3为成像阵列曝光示意图；图4a为BL方向截面图；图4b为闲置状态相邻像素能带图；图4c为加电压时相邻像素能带图(无光照)；图4d为加电压时相邻像素能带图(有光照)。具体实施例方式下面将参阅附图说明本专利技术探测器结构及其具体的探测方法。本专利技术所涉及的像素基本结构，如图1a所示为像 素结构(参考W02010/094233，介质材料的厚度可以参考)，包含P型半导体衬底(1)，N型漏区(2)，N型源区(7)，在衬底表面正上方从上到下依次为控制栅(3)，顶层本文档来自技高网...
【技术保护点】
基于复合介质栅结构的像素单元的成像阵列，像素单元采用复合介质栅结构的光敏探测器，其特征是每个像素单元的源区和漏区是对称的，通过注入形成的P型衬底（1），相邻像素单元之间为N型注入区形成像素共用的漏极（2）或源极（7），若干数目的像素单元通过N型注入区相互串联构成一列，在一列（BL）的两端分别为两个选择开关晶体管，晶体管栅极控制端口漏极方向为SD，源极方向为SS，通过控制选择晶体管的开关来控制每一列信号的传输，用于控制一列的选择开启；其中每一条列中的每一行不同像素通过字线（WL）将栅极（3）连接，一条WL同时控制一行像素的栅极。
【技术特征摘要】
1.基于复合介质栅结构的像素单元的成像阵列，像素单元采用复合介质栅结构的光敏探测器，其特征是每个像素单元的源区和漏区是对称的，通过注入形成的P型衬底(I )，相邻像素单元之间为N型注入区形成像素共用的漏极(2)或源极(7)，若干数目的像素单元通过N型注入区相互串联构成一列，在一列(BL)的两端分别为两个选择开关晶体管，晶体管栅极控制端口漏极方向为SD，源极方向为SS，通过控制选择晶体管的开关来控制每一列信号的传输，用于控制一列的选择开启；其中每一条列中的每一行不同像素通过字线(WL)将栅极(3 )连接，一条WL同时控制一行像素的栅极。2.根据权利要求1所述的基于复合介质栅结构的像素单元的成像阵列，其特征是上述行与列的像素构成像素阵列，像素阵列下面为一个共用的通过注入形成的P型衬底(I)。3.根据权利要求1所述的基于复合介质栅结构的像素单元的成像阵列，其特征是其中像...
【专利技术属性】
技术研发人员：闫锋，夏好广，卜晓峰，吴福伟，马浩文，司向东，
申请(专利权)人：南京大学，
类型：发明
国别省市：
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