成像电路与成像系统技术方案

本实用新型专利技术公开了一种成像电路与成像系统，所述成像系统可由多个堆叠式晶片形成。第一晶片可包括背照式光电二极管、浮动扩散区和电荷传输栅极结构。所述第一晶片可接合至第二晶片，所述第二晶片包括像素主干晶体管诸如复位晶体管、源极跟随器晶体管、行选择晶体管以及相关的逻辑电路。所述像素主干晶体管可使用底栅薄主体晶体管来形成。所述第一晶片和所述第二晶片可共用相同的后端金属化层。所述第二晶片还可接合至包括数字信号处理电路的第三晶片。所述数字信号处理电路也可使用底栅薄主体晶体管来实施。附加的金属化层可形成于所述第三晶片上方。所述第一晶片、所述第二晶片和所述第三晶片可使用相同或不同的技术节点来制造。

【技术实现步骤摘要】

本专利技术整体涉及成像系统，并且更具体地讲，涉及包括具有堆叠式集成电路管芯的成像系统。
技术介绍
现代电子设备诸如移动电话、相机和计算机通常使用数字图像传感器。图像传感器包括图像感测像素的二维阵列。每个像素通常包括光敏元件诸如光电二极管，这些光敏元件接收入射光子(入射光)并把光子转变为电信号。已经开发了堆叠式成像系统的构型，在这些构型中，CMOS图像传感器管芯堆叠在数字信号处理器(DSP)的顶部，这样有助于使模拟图像传感器电路(诸如光电二极管结构)的形成以及数字像素晶体管电路的形成分到单独的集成电路管芯中。在如Coudrain等人所述的一个常规堆叠式布置方式中(参见以引用方式并入本文的“Towards a Three-Dimensional Back-Illuminated Miniaturized CMOS Pixel Technology using 100nm Inter-Layer Contacts”(使用100nm层间触点实现三维背照式微型化CMOS像素技术)，背照式硅晶片单片地接合到绝缘体上硅(SOI)像素晶体管。光电二极管首先形成于硅晶片中，然后对硅晶片进行接合和减薄本文档来自技高网...

【技术保护点】
一种成像电路，其特征在于所述成像电路包括：第一衬底层，所述第一衬底层包括光电二极管和浮动扩散区；第二衬底层，所述第二衬底层接合至所述第一衬底层并且包括像素晶体管；以及互连叠堆，所述互连叠堆形成于所述第二衬底层上，其中所述互连叠堆包括金属结构，所述金属结构耦接至所述第一衬底层中的所述浮动扩散区并且耦接至所述第二衬底层中的所述像素晶体管，并且其中所述第二衬底层插入到所述第一衬底层与所述互连叠堆之间。

【技术特征摘要】
2015.06.03 US 14/729,6061.一种成像电路，其特征在于所述成像电路包括：第一衬底层，所述第一衬底层包括光电二极管和浮动扩散区；第二衬底层，所述第二衬底层接合至所述第一衬底层并且包括像素晶体管；以及互连叠堆，所述互连叠堆形成于所述第二衬底层上，其中所述互连叠堆包括金属结构，所述金属结构耦接至所述第一衬底层中的所述浮动扩散区并且耦接至所述第二衬底层中的所述像素晶体管，并且其中所述第二衬底层插入到所述第一衬底层与所述互连叠堆之间。2.根据权利要求1所述的成像电路，所述成像电路还包括：第三衬底层，所述第三衬底层接合至所述第二衬底层并且包括数字信号处理电路；以及附加的互连叠堆，所述附加的互连叠堆形成于所述第三衬底层上并且包括耦接至所述第二衬底层中的所述像素晶体管的金属结构。3.根据权利要求1所述的成像电路，其中所述第一衬底层还包括电荷传输栅极结构，所述电荷传输栅极结构插入到所述光电二极管与所述浮动扩散区之间。4.根据权利要求1所述的成像电路，所述成像电路还包括：至少一个金属化层，所述至少一个金属化层插入到所述第一衬底层与所述第二衬底层之间。5.根据权利要求1所述的成像电路，其中所述像素晶体管包括底栅薄主体晶体管。6.根据权利要求1所述的成像电路，其中所述第一衬底层具有第一表面和第二表面，其中所述光电二极管形成于所述第一衬底层的所述第一表面中...

【专利技术属性】
技术研发人员：R·马杜罗维，I·瑞姆，
申请(专利权)人：半导体元件工业有限责任公司，
类型：新型
国别省市：美国;US