一种半导体失效分析结构及其形成方法、检测失效时间的方法，其中所述半导体失效分析结构包括：半导体衬底，所述半导体衬底具有待测区、第一串联区和第二串联区；位于所述半导体衬底的待测金属层、第一金属层和第二金属层；位于层间介质层内的第一导电插塞使第一金属层、第二金属层和待测金属层串联；位于所述第一串联区的若干第一电阻金属层；位于所述第二串联区的若干第二电阻金属层；位于第一串联区层间介质层内的若干第二导电插塞；位于第二串联区层间介质层内的若干第三导电插塞；所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联。
【技术实现步骤摘要】
本专利技术涉及一种半导体制造工艺，尤其涉及一种半导体失效检测结构及形成方法、检测失效时间的方法。
技术介绍
大规模集成电路高复杂性与高集成度的发展要求使半导体器件必须拥有更高的可靠性。然而，目前影响半导体器件可靠性的原因很多，其中电迁移(Electro-Migration;简称:EM)现象是导致半导体器件失效的原因之一。具体地，电迁移会导致半导体器件内部的断路或短路，使器件的漏电量增加导致其失效。导致电迁移的原因是金属原子的移动，当金属互联线中的电流密度较大时，电子受到静电场的作用自阴极向阳极高速运动形成电子风，金属原子因受到电子风应力的作用也自阴极向阳极定向扩散，形成电迁移，形成空洞和凸起，造成半导体器件失效。为了监控半导体器件中的电迁移的状况，常用的工艺是在半导体器件中设置电迁移测试结构来监控电迁移对半导体器件的影响。现有的电迁移测试结构包括:半导体衬底；在半导体衬底上具有待测金属层和分离两块的第一金属层，所述待测金属层可以在第一金属层的上层或下层；待测金属层与第一金属层通过层间介质层隔离，所述层间介质层内具有穿透其厚度的待测导电插塞，其一端与待测金属层两端分别连接，另一端与分立两块的第一金属层相邻的一端分别连接；分离两块的第一金属层的另一端分别连接测试焊盘和加载焊盘，所述测试焊盘离待测金属层比加载焊盘近。在公开号为US 2009/0012747 Al的美国专利文件中还可以发现更多的电迁移失效检测结构。电迁移测试结构的测试方法为:提供环境温度，在一侧加载焊盘加载偏压，另一侧加载焊盘接地，使第一金属层、待测金属层以及连通他们的待测导电插塞间形成导电通路；在两侧测试焊盘监测并记录待测导电插塞和待测金属层之间的测得的电阻值随时间的推移而变化的变化量，从而得知待测金属层和待测导电插塞的电迁移失效的情况。随着半导体工艺的发展方向是集成化以及小型化，由实验可证明半导体器件的小型化能提高其寿命以及速率，然而，待测金属层以及待测导电插塞的尺寸的变小使其电阻值也越来越小，导致现有电迁移测试结构的测试焊盘间的电压越来越小，因此以现有电迁移测试结构进行失效检测时测试设备会因其阻值过小而难以识别，难以检测到准确的电迁移情况。
技术实现思路
本专利技术解决的问题是提供能准确检测电迁移的半导体失效分析结构及其形成方法，本专利技术还提供了所述半导体失效结构检测失效时间的方法，能够准确测试小尺寸半导体中待测金属层和第一导电插塞的电迁移失效时间。为解决上述问题，本专利技术提供一种半导体失效分析结构，包括:半导体衬底，所述半导体衬底具有待测区、位于测试区两侧的第一串联区和第二串联区；覆盖所述半导体衬底的层间介质层；位于所述半导体衬底待测区的待测金属层；横跨待测区和第一串联区的第一金属层；横跨待测区和第二串联区的第二金属层；所述第一金属层和第二金属层相对待测金属层设置，且通过层间介质层电隔离；位于层间介质层内的第一导电插塞，所述第一导电插塞将第一金属层、第二金属层和待测金属层串联；位于所述第一串联区的若干第一电阻金属层；位于所述第二串联区的若干第二电阻金属层；位于第一串联区层间介质层内的若干第二导电插塞，所述第二导电插塞包括至少2个导电插塞；位于第二串联区层间介质层内的若干第三导电插塞，所述第三导电插塞包括至少2个导电插塞；所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。可选的，位于半导体衬底第一串联区的第一测试焊盘和第一加载焊盘，所述第一测试焊盘和第一加载焊盘与第一串联区最外侧的第一电阻金属层相连接，所述第一测试焊盘比第一加载焊盘距离待测区更近。可选的，位于半导体衬底第二串联区的第二测试焊盘和第二加载焊盘，所述第二测试焊盘和第二加载焊盘与第二串联区最外侧的第二电阻金属层相连接，所述第二测试焊盘比第二加载焊盘距离待测区更近。可选的，所述待测金属层的长度为5 15um。可选的，所述第一金属层的长度为5 15um,所述第二金属层的长度为5 15um。可选的，所述第一电阻金属层的长度为5 15um,所述第二电阻金属层的长度为5 15um。可选的，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总长度为200 400um。可选的，所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层的总电阻值为20 1500 Ω。可选的，所述第二导电插塞包括2 4个导电插塞，所述第三导电插塞包括2 4个导电插塞。可选的，所述待测金属层在第一金属层和第二金属层的上方或下方。可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或鹤。可选的，所述待测金属层、第一金属层、第二金属层、第一电阻金属层和第二电阻金属层的材料为铜、鹤或银。本专利技术还提供一种半导体失效分析结构的形成方法，包括步骤:提供半导体衬底，所述半导体衬底具有待测区、位于待测区两侧的第一串联区和第二串联区；在半导体衬底的待测区表面形成待测金属层，在第一串联区和第二串联区表面形成若干分立的短金属层；在待测金属层和若干分立的短金属层之间形成绝缘层；在待测金属层、若干分立的短金属层和绝缘层表面形成层间介质层；在层间介质层内形成贯穿其厚度的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞分别与待测金属层两端连接，所述第二导电插塞分别与第一串联区内的若干短金属层两端连接，所述第三导电插塞分别与第二串联区内的若干短金属层两端连接；在层间介质层、第一导电插塞、第二导电插塞和第三导电插塞表面形成第一金属层、第二金属层和金属互连层，所述第一金属层横跨待测区和第一串联区，所述第二金属层横跨待测区和第二串联区，所述金属互连层在第一串联区和第二串联区，所述第一金属层和第二金属层的一端分别与第一导电插塞连接，第一金属层的另一端和第一串联区的金属互连层两端分别与第二导电插塞连接，第二金属层的另一端和第二串联区的金属互连层两端分别与第三导电插塞连接，所述第一串联区内的短金属层和金属互连层的总长度与第二串联区内的短金属层和金属互连层的总长度相同。可选的，在第一串联区形成第一测试焊盘和第一加载焊盘，且与最外侧的金属互连层连接，所述第一测试焊盘比第一加载焊盘距离待测金属层更近。可选的，在第二串联区形成第二测试焊盘和第二加载焊盘，且与第二串联区最外侧的金属互连层连接，所述第二测试焊盘比第二加载焊盘距离待测金属层更近。可选的，所述待测金属层的长度为5 15um。可选的,所述第一金属层的长度为5 15um,第二金属层的长度为5 15um。可选的，所述短金属层的长度为5 15um，金属互连层的长度为5 15um。可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总长度为200 400um。可选的，所述待测金属层、第一金属层、第二金属层、若干短金属层和若干金属互连层的总电阻值为20 1500 Ω。可选的，所述第二导电插塞包括2 4个导电插塞,所述第三导电插塞包括2 4个导电插塞。可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜或鹤。可选的，所述待测金属层、第一金属层、第二金属层、短金属层和金本文档来自技高网...
【技术保护点】
一种半导体失效分析结构，其特征在于，包括：半导体衬底，所述半导体衬底具有待测区、位于测试区两侧的第一串联区和第二串联区；覆盖所述半导体衬底的层间介质层；位于所述半导体衬底待测区的待测金属层；横跨待测区和第一串联区的第一金属层；横跨待测区和第二串联区的第二金属层；所述第一金属层和第二金属层相对待测金属层设置，且通过层间介质层电隔离；位于层间介质层内的第一导电插塞，所述第一导电插塞将第一金属层、第二金属层和待测金属层串联；位于所述第一串联区的若干第一电阻金属层；位于所述第二串联区的若干第二电阻金属层；位于第一串联区层间介质层内的若干第二导电插塞，所述第二导电插塞包括至少2个导电插塞；位于第二串联区层间介质层内的若干第三导电插塞，所述第三导电插塞包括至少2个导电插塞；所述第一导电插塞、第二导电插塞、第三导电插塞将所述待测金属层、第一金属层、第二金属层、若干第一电阻金属层和若干第二电阻金属层依次串联，且若干第一电阻金属层的总长度与若干第二电阻金属层的总长度相等。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈芳，甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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