多层存储阵列制造技术

一种多层交叉存储阵列包括多个层（514）。每个层（514）包括一组平行的顶部线，与一组平行的顶部线相交叉的一组平行的底部线，以及被布置在一组平行的顶部线和一组平行的底部线之间的交叉位置的存储元件（200、216）。来自层（514）之一的一组平行的顶部线是层（514）中相邻层的一组平行的底部线。

【技术实现步骤摘要】
【国外来华专利技术】多层存储阵列政府利益声明本专利技术是在政府支持下完成的。政府拥有本专利技术的一些权利。
技术介绍
随着数字数据的使用增加，对更快、更小和更有效的存储结构的需求也增加。一种近来开发出的存储结构是交叉存储阵列。交叉存储阵列包括与第二组平行导线相交叉的第一组导线。在第一组导线和第二组导线之间的交叉位置，放置被配置为存储数字数据的可编程存储元件。传统上，建造更高密度的存储阵列是通过减小导线宽度和存储元件的尺寸来实现的。然而，更小的导线宽度和更小的存储元件导致更昂贵和更复杂的制造过程。一种建造更高密度存储阵列的方法是在第三维度上堆叠交叉阵列。然而，在通常的用于制造交叉阵列的光刻工艺中，堆叠交叉阵列需要更多掩模。使用的掩模越多，在第三维度上堆叠存储阵列会越昂贵。附图说明附示本专利技术中描述的原理的各个实施例并且是说明书的一部分。所图示的实施例仅是示例，而不限制权利要求的范围。图1是根据本专利技术中描述的原理的一个示例示出说明性交叉阵列的示意图。图2A是根据本专利技术中描述的原理的一个示例示出说明性底部有向存储元件及其伴随电路图的图。图2B是根据本专利技术中描述的原理的一个示例示出说明性顶部有向存储元件及其伴随电路图的图。图3A是根据本专利技术中描述的原理的一个示例示出图2A的底部有向装置的说明性电流与电压关系的图。图3B是根据本专利技术中描述的原理的一个示例示出图2B的顶部有向装置的说明性电流与电压关系的图。图4是根据本专利技术中描述的原理的一个示例示出多层存储阵列中的交叉点的说明性立体图的图。图5是根据本专利技术中描述的原理的一个示例示出多层存储阵列中的交叉点的说明性侧视图的图。图6是根据本专利技术中描述的原理的一个示例示出说明性的在多层存储阵列中存取数据的方法的流程图。在所有附图中，相同的附图标记表不相似但不一定相同的兀件。具体实施例方式如上所述，一种建造更高密度存储阵列的方法是在第三维度中堆叠交叉阵列。然而，在通常的用于制造交叉阵列的光刻工艺中，堆叠交叉阵列需要更多掩模。使用的掩模越多，在第三维度中堆叠存储阵列会越昂贵。鉴于该问题和其它问题，本说明书公开了在光刻制造工艺中使用较少掩模的多层存储阵列。根据特定的说明性示例，在多层存储阵列中，来自两个相邻层的存储元件共享这两个层之间的导线。另外，除存储数据以外，这些存储元件被配置为像二极管一样工作。二极管允许一个方向的电流，同时抑制电流在相反方向的流动。如下文将更详细地描述的，这些存储元件的类二极管特性允许在没有来自相同层和相邻层中的未选存储元件的负面影响的情况下访问目标存储元件。通过使用包含本专利技术中描述的原理的方法和系统，实现了在光刻制造工艺中需要较少掩模的多层存储阵列。具体地，该多层存储阵列将仅需要N+1个掩模，而不是2*N个掩膜，其中N是掩模数量。这允许以低成本生产高密度多层存储阵列。在下面的描述中，为了进行说明，阐述多个具体细节来提供本系统和方法的全面理解。然而，将对本领域技术人员而言显而易见的是，本装置、系统和方法可以在没有这些具体细节的情况下实践。说明书中对“实施例”、“示例”或类似语言的引用指的是，关于该实施例或该示例描述的特定特征、结构或特性至少包含在这个实施例中，而不一定包含在其它实施例中。在说明书各处，短语“在一个实施例中”或类似短语的不同实例不一定全部都指同一实施例。在整个本说明书和所附权利要求中，形成交叉存储阵列的导线被称为“行线”和“列线”。这些词语不表示特定方向。相反，它们表示相对于彼此的方向。现在参考附图，图1是示出说明性交叉存储阵列(100)的示意图。根据特定说明性示例，交叉阵列(100)包括一组行线(102)，该组行线(102)通常是平行的。另外，一组列线(104)通常垂直于行线(102)并且与行线(102)相交叉。在行线(108)和列线(110)之间的交叉位置，布置可编程存储元件(106)。根据特定说明性示例，可编程存储元件(106)可以是忆阻装置。忆阻装置表现过去电刺激的“存储器”。例如，忆阻装置可以包括包含移动掺杂物的忆阻基体材料。这些掺杂物能够在基体中移动来动态改变忆阻装置的电操作。掺杂物的运动可以通过施加像在适合的基体上的施加电压这样的编程条件来诱导。编程电压产生穿过忆阻基体的相对高的电场并改变掺杂物的分布。在去掉电场以后，掺杂物的位置和特性保持稳定直到施加另一编程电场。例如，通过改变忆阻基体中的掺杂物构成，可以改变装置的电阻。忆阻装置通过施加低读取电压来读取，低读取电压允许检测到忆阻装置的内电阻而不产生足够的导致显著掺杂物运动的电场。因此，忆阻装置的状态在长时间段后并经过多个读取周期仍可以保持稳定。根据特定说明性示例，交叉阵列(100)可以用来形成非易失性存储阵列。每个可编程存储元件(106)用来代表数据的一个或多个比特。尽管图1中示出单独的行线(108)和列线(110)具有矩形截面，但是交叉还可以具有方形、圆形、椭圆形或更复杂的截面。导线还可以具有许多不同的宽度、直径、宽高比和/或偏心率。交叉可以是纳米线、亚微级线、微级线或具有更大尺寸的线。在一些实例中，存储元件可以通过存储元件的电极之间的通路与行线(102)和列线连接。这些通路可以经过在存储元件和导线之间放置的层间介电材料。介电材料抑制电流的流动。根据特定说明性示例，交叉结构(100)可以集成到互补金属氧化物半导体(CMOS)电路或其它传统计算机电路中。每条单独的位线可以通过通路(112)连接至CMOS电路。通路(112)可以表现为通过在制造交叉结构时使用的各个基板材料的导电路径。该CMOS电路能够向忆阻装置提供附加功能，例如输入/输出功能、缓冲、逻辑、组态或其它功能。多个交叉阵列能够在CMOS电路上方形成，以建造多层电路。行线(102)和列线(104)可以充当字线和位线。字线用来存取位的整个字，位线用来存取字中的特定位。字是为处理目的而被组合在一起的一组位。例如，处理器体系结构通常被设计为处理字而非单独的位。如上文所述，交叉阵列中的存储元件可以是忆阻存储元件。忆阻存储元件抑制固有的非线性行为。该非线性行为允许忆阻存储元件模拟二极管的行为。为了选择交叉阵列中的存储元件，选择连接至该存储元件的行线和列线。通过向这些线施加电压来选择线。在实际的交叉阵列中，没有选择装置或晶体管防止电流非特意地经过具有低电阻的替代路径。这些替代路径被称为潜通路(sneak path)。忆阻存储元件的类二极管特性能够防止存储阵列中的潜通路。图2A和2B图示存储元件(例如图1的106)的两种可能构造。图2A是示出说明性顶部有向存储元件(200)及其伴随电路图(218)的图。顶部有向存储元件(200)是允许电流从底部电极(208 )向顶部电极(202 )流动并抑制电流从顶部电极(202 )向底部电极(208 )流动的存储元件。在整个本说明书以及在所附权利要求中，词语“顶部”和“底部”不表示特定位置，而是相对于彼此的位置。根据一个说明性示例，顶部有向存储元件(200)包括与忆阻基体(214)电接触和物理接触的顶部电极(202)和底部电极(208)。忆阻基体(214)包括两个分离的区域:非故意掺杂的半导体区域(204)和高掺杂区域(206)。词语“忆阻基体”描述由具有电子半导体性的材料或名义上电绝缘的材料构成的薄膜，还描述弱离本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多层存储阵列(500)，包括: 多个层(514)，每个层包括: 一组平行的顶部线， 与所述一组平行的顶部线相交叉的一组平行的底部线，以及 存储元件(200、216)，设置在所述一组平行的顶部线和所述一组平行的底部线组之间的交叉位置； 其中，来自所述层(514)之一的一组平行的顶部线也是所述层(514)中相邻层的一组平行的底部线。2.根据权利要求1所述的存储阵列，其中所述存储元件(200、216)是忆阻存储元件。3.根据权利要求2所述的存储阵列，其中所述忆阻存储元件包括金属氧化物材料。4.根据权利要求1所述的存储阵列，其中所述存储元件(200、216)抑制电流在一个方向上的流动。5.根据权利要求4所述的存储阵列，其中来自所述层(514)之一的所述存储元件(200、216)中的每个存储元件抑制电流在一个方向上流动，在所述层(514)中相邻层中的所述存储元件(200、216)中的每个存储元件抑制电流在与所述一个方向相反的方向上流动。6.根据权利要求1所述的存储阵列，其中在所述存储元件两端的电极包括非还原性导电材料。7.根据权利要求1所 述的存储阵列，其中为了访问所述层(514)之一的存储元件(200、216)，电压被施加至来自所述一组平行的顶部线的第一线和来自所述一组平行的底部线的第二线，所述顶部线和所述底部线连接至所述存储元件。8.根据权利要求1所述的存储阵列，其中施加至来自所述层(514)之一的存储元件的电压的极性在将所述电压至所述层(514)中相邻层中的存储元件时被颠倒。9.根据权利要求1所述的存储阵列，其中沿着相同线的多个存储元件(...

【专利技术属性】
技术研发人员：贾尼斯·H·尼克尔，吉尔贝托·梅代罗斯·里贝罗，杨建华，
申请(专利权)人：惠普发展公司，有限责任合伙企业，
类型：
国别省市：