作为POP-mWLP的多功能传感器制造技术

本发明专利技术涉及一种用于制造包括至少一个微结构化或纳米结构化的器件的部件的方法。在根据发明专利技术的方法的范围内，将至少一个微结构化或纳米结构化的器件（1）利用至少一个被设置用于接触的区域（2）施加到支承体（3）上使得：所述器件（1）的至少一个被设置用于接触的区域（2）与支承体邻接。随后，用包覆材料（4）包覆器件（1）并且将器件-包覆材料复合结构（5）与所述支承体（3）分开。随后，将包括导电区域的第一层（6）施加到所述器件-包覆材料复合结构（5）的以前与所述支承体（3）邻接的侧上。之前、随后或同时，将至少一个穿通孔（7）通过包覆材料（4）引入。之后，将导体层施加到穿通孔（7）的表面并且至少施加到包括导电区域的第一层（6）的区段上，使得导体层（8）电接触被设置用于接触的区域（2）以便生成穿通接触部（7），其能够实现节约位置的接触。此外，本发明专利技术还涉及这种部件。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于制造带有至少一个第一微结构化或纳米结构化的器件的部件的方法以及这种部件。在器件技术中，对于多种功能的高集成密度而言，封装体叠层(Package-on-Package: PoP )技术使用增多。封装体叠层技术相对于系统级封装(System-1n-Package: SiP)方案具有如下大的优点:可以对各部件的设计改变作出更显著更灵活的反应。
技术介绍
封装变型方案是eWLB (嵌入式晶片级BGA技术(Embedded Wafer Level BGATechnology))，其例如在 DE 102 006 001 429 Al 中予以描述。作为所谓的倒装芯片部件或WLP部件(芯片级封装(Wafer Level Package))已知的半导体部件利用倒装芯片接触部作为裸露的半导体芯片安置在上级的电路板上或利用薄的聚合物保护层在施加到上级的电路板上之前被覆盖。在有众多各种芯片的情况下，在eWLB方法中导致芯片在支承体上并排布置地装配。由于该布置形成大横向位置需求。因此，在此需要至少将各个芯片相叠地堆叠并且将这些芯片借助穿通接触而彼此连接。
技术实现思路
本专利技术的主题是一本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.09.21 DE 102010041129.91.一种用于制造部件(A)的方法，所述部件包括至少一个微结构化或纳米结构化的器件(I )，该方法包括如下步骤: a)利用至少一个被设置用于接触的区域(2)将至少一个微结构化或纳米结构化的器件(I)施加到支承体(3)上，其中所述器件(I)被施加到所述支承体(3)上使得:所述器件(I)的至少一个被设置用于接触的区域(2)与所述支承体()邻接； b)用包覆材料(4)包覆器件(I)； c)将器件-包覆材料复合结构(5)与所述支承体(3)分开； d)将包括导电区域的第一层(6)施加到所述器件-包覆材料复合结构的以前与所述支承体(3)邻接的侧上； e)将至少一个穿通孔(7)通过包覆材料(4)引入；以及 f)将导体层(8)施加到穿通孔(7)的表面并且至少施加到包括导电区域的第一层(6)的区段上，使得导体层(8 )电接触被设置用于接触的区域(2 )。2.根据权利要求1所述的方法 ，其特征在于，在方法步骤d)中附加地将包括导电区域的第二层(6)施加到所述器件-包覆材料复合结构的与以前同支承体(3)邻接的侧对置的侧上，其中在方法步骤f)中导体层(8)附加地至少被施加到包括导电区域的第二层(6)的区段上。3.根据权利要求1或2所述的方法，还包括步骤g):通过部分剥离导体层(8)和必要时部分剥离包括导电区域的第一和/或第二层(6)的导电覆盖层(6b)来进行印制导线结构化。4.根据权利要求3所述的方法，还包括步骤h):将绝缘层(10)施加到方法步骤g)中的印制导线结构化的层(8)上和/或其之间。5.根据权利要求1至4所述的方法，此外还包括步骤i):分割所得的装置，使得至少一个分离平面穿过至少一个穿通孔。6.一种部件，尤其是电机械部件(A)，包括: -器件-包覆材料复合结构(5)，其由包覆材料层(4)和至少一个微结构化的或纳米结构化的器件(I)构成，其中所述器件(I)的至少一个被设置用于接触的区域(2)形成复合结构(5)的第一侧面的区段， -包括导电区域的第一层(6)，其中包括导电区域的层(6)与复合结构(5)的第一侧面连接， -导体层(8)，其至少遮盖包括导电区域的第一层(6)的区段和复合结构的与第一侧面邻接的第二侧面的区段...

【专利技术属性】
技术研发人员：U肖尔茨，R赖亨巴赫，
申请(专利权)人：罗伯特·博世有限公司，
类型：
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