测试装置及测试方法制造方法及图纸

本发明专利技术公开了一种测试装置，其能对地址进行反转控制。所述测试装置包括：地址发生部，发生被测试存储器的地址；选择部，选择是否将地址发生部发生的地址进行比特反转后，供给至被测试存储器；反转处理部，其在选择部选择了将地址进行比特反转时，将由地址发生部发生的地址比特反转并输出，在选择部选择不将地址比特反转时，将地址发生部发生的地址不进行比特反转而输出；供给部，向被测试存储器提供反转处理部输出的被反转控制后的地址，以及表示反转处理部输出的地址是否是比特反转后的地址的反转周期信号。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
DRAM及SRAM等半导体存储器的测试装置，是对被测试存储器写入数据，然后从被测试存储器读出已经写入的数据。并且，测试装置通过将所读出的数据和期望值进行比较来检测出被测试存储器的不良单元。
技术实现思路
专利技术要解决的问题高速化及大容量化带来了功率消耗增大的问题。因此，近几年来，出现了具有切换是否进行比特反转后输入地址这种功能的半导体存储器。对于访问这样的半导体存储器的控制器，能为半导体存储器供给地址，以使地址的比特变化量变少。由此，这样的半导体存储器，能降低伴随地址的处理而产生的功率消耗。但是，测试装置，通过执行预先制作的测试程序，对针对被测试存储器而预先确定的地址，写数据或读出数据。从而，在测试这样的半导体存储器时，必须预先考虑是否使地址比特反转来编制测试程序。由于这个缘故，用于测试这样的半导体存储器的测试程序的编制变得繁杂。解决问题的手段在本专利技术的第I方式中，提供，测试装置包括地址发生部， 发生被测试存储器的地址；选择部，选择是否将被所述地址发生部发生的所述地址进行比特反转后，供给至所述被测试存储器；反转处理部，其在所述选择部选择了将所述地址进行比特反转时，将由所述地址发生部发生的所述地址比特反转并输出，在所述选择部选择了不将所述地址比特反转时，将被所述地址发生部发生的所述地址不进行比特反转地输出； 供给部，向所述被测试存储器提供所述反转处理部输出的被反转控制后的所述地址，以及表示所述反转处理部输出的所述地址是否是比特反转后的地址的反转周期信号。另外，上述的专利技术概要，并非列举了本专利技术的必要特征的全部。同时，这些特征群的次级组合，也能成为专利技术。附图说明图1示出了被测试存储器200和本实施方式涉及的测试装置10的构成。图2示出了本实施方式涉及的图案发生部20的构成。图3示出了本实施方式涉及的反转控制部42的构成的第I例。图4示出了本实施方式涉及的反转控制部42的构成的第2例。图5示出了被测试存储器200的动作时钟、时钟信号、指令、地址及选择信号的一个例子。图6表示本实施方式涉及的测试装置10中的各信号的时序图的一个例子。图7表示本实施方式涉及的反转控制部42的构成的第3例。具体实施方式下面通过专利技术的实施方式说明本专利技术，但以下实施方式并非限定权利要求涉及的专利技术。同时，在实施方式中说明的特征的组合并非全部都是专利技术的解决手段所必须的。图1表示被测试存储器200与本实施方式涉及的测试装置10的构成。通过DDR (Double Data Rate)接口外部控制器访问被测试存储器200。DDR接口并行转送表示多条数据信号DQ和表示采样数据信号DQ的时序的时钟信号DQS。在被测试存储器200和外部控制器之间，并行传输多条数据信号和数据信号的2 倍速率的时钟信号。被测试存储器200，是采用了这样的DDR接口的存储器，比如是GDDR5 (Graphics Double Data Rate 5)存储器。被测试存储器200通过数据转送用的DDR接口从外部控制器输入写数据。同时， 被测试存储器200通过数据转送用的DDR接口向外部控制器输出读出数据。同时，被测试存储器200通过地址转送用的DDR接口从外部控制器输入地址。被测试存储器200对被所输入的地址表示的存储区域进行数据写入及读出。被测试存储器200从外部控制器输入指令。被测试存储器200根据所输入的指令指示的内容，执行数据写入，数据读出及空操作(NOP)等各种处理。并且，被测试存储器200从外部控制器输入反转周期信号。反转周期信号与被外部控制器向被测试存储器200转送的地址一起，从外部控制器向被测试存储器200转送。反转周期信号表示同步被转送的地址是被比特反转还是没有被比特反转。如，反转周期信号如果是H逻辑，表示同步被转送的地址被比特反转。同时，比如，反转周期信号如果是L逻辑，表示同步被转送的地址没被比特反转。被测试存储器200在表示反转周期信号进行比特反转时，将从外部控制器输入的地址的值转换成比特反转后的值，对变换后的地址的存储区域进行数据写入或读出 。同时， 被测试存储器200，当反转周期信号表示没有进行比特反转时，对被从外部控制器输入的地址的值表示的存储区域进行数据写入或读出。对这样的被测试存储器200进行数据写入或读出的外部控制器，使依次向被测试存储器200转送的地址的值比特反转成各比特的逻辑值的变化量变得更小。并且，被测试存储器200与进行了反转控制的地址一起向被测试存储器200供给反转周期信号。由此， 被测试存储器200能够抑制伴随地址的各比特逻辑值变化而产生的功耗。测试装置10，具有图案发生部20、供给部22、取得部24和比较部26。本实施方式涉及的测试装置10测试被测试存储器200。图案发生部20执行测试程序，依次发生应对被测试存储器200供给的指令、地址、 反转周期信号及写数据。并且，图案发生部20执行测试程序，依次发生应该从被测试存储器200输出的读出数据的期望值。供给部22向被测试存储器200供给由图案发生部20发生的指令、地址、反转周期信号及写数据。取得部24取得从被测试存储器200输出的读出数据。比较部26将被取得部24取得的读出数据与图案发生部20发生的期望值进行比较。并且，比较部26输出读出数据和期望值的比较结果。这样的测试装置10在被测试存储器200出厂之前等过程中，对被测试存储器200 写入数据，接着，从被测试存储器200读出写入的数据。并且，测试装置10，通过将所读出的 数据和期望值进行比较，检测出被测试存储器200的不良单元。由此，测试装置10能够测 试被测试存储器200。图2，表示本实施方式涉及的图案发生部20的构成。图案发生部20，具有图案存 储器32、序列器34、指令发生部36、地址发生部38、数据发生部40和反转控制部42。图案发生部20存储包含被序列器34依次执行的多个测试命令的测试命令列(测 试程序)。同时，图案发生部20与多个测试命令分别对应存储测试图案。测试图案包含应 该向被测试存储器200供给的指令、地址及写数据，和从被测试存储器200输出的读出数据 的期望值。序列器34，在每个测试周期分别顺次执行I个测试命令队列中包含的各测试命 令。序列器34按照实行的测试命令的内容及实行结果，指定在下面的测试周期中应该实行 的测试命令的位置。序列器34，作为一个例子，在实行空操作(NOP)时，作为在下面的测试周期中应该 实行的测试命令的位置，指定在测试命令列中的该测试命令的下一个位置。序列器34，作为 一个例子，在实行了分歧命令的情况下，遵从分歧条件来转换在下一个测试周期中应该实 行测试命令的位置。这样，序列器34依次实行测试命令列中包含的各测试命令。指令发生部36在每个测试周期取得与序列器34已经执行的测试命令对应的测试 图案，发生所取得的测试图案中包含的指令。并且，指令发生部36向供给部22输出所发生 的指令。地址发生部38，在每测试周取得与序列器34实行的测试命令对应的测试图案，发 生所取得的测试图案中包含的地址。并且，地址发生部38，向反转控制部42输出所发生的 地址。数据发生部40，在每测试周期取得与序列器34实行的测试命令对应的测试图案， 发生所取得的测试图案中包含的写数据及期本文档来自技高网...

【技术保护点】
一种测试装置，具有：地址发生部，发生被测试存储器的地址；选择部，选择是否将所述地址发生部发生的所述地址进行比特反转后，供给至所述被测试存储器；反转处理部，其在所述选择部选择了将所述地址进行比特反转时，将由所述地址发生部发生的所述地址比特反转并输出，在所述选择部选择了不将所述地址比特反转时，将被所述地址发生部发生的所述地址不进行比特反转而输出；供给部，向所述被测试存储器提供所述反转处理部输出的被反转控制后的所述地址，及表示所述反转处理部输出的所述地址是否是比特反转后的地址的反转周期信号。

【技术特征摘要】
2011.09.29 JP 2011-2155361.一种测试装置，具有 地址发生部，发生被测试存储器的地址； 选择部，选择是否将所述地址发生部发生的所述地址进行比特反转后，供给至所述被测试存储器； 反转处理部，其在所述选择部选择了将所述地址进行比特反转时，将由所述地址发生部发生的所述地址比特反转并输出，在所述选择部选择了不将所述地址比特反转时，将被所述地址发生部发生的所述地址不进行比特反转而输出； 供给部，向所述被测试存储器提供所述反转处理部输出的被反转控制后的所述地址，及表示所述反转处理部输出的所述地址是否是比特反转后的地址的反转周期信号。2.根据权利要求1所述的测试装置， 所述选择部，在所述地址发生部发生的所述地址从比较地址至少变化预先设定的比特数量时，选择将所述地址比特反转。3.根据权利要求2所述的测试装置， 所述选择部，在所述地址从所述比较地址的变化是地址的比特宽的1/2比特数以上或更多时，选择比特反转所述地址。4.根据权利要求2所述的测试装置， 所述选择部，在所述地址从预定的固定的所述比较地址至少变化预先设定的比特数量时，选择比特反转所述地址。5.根据权利要求4所述的测试装置， 所述地址发生部，在所述被测试存储器不接收地址的周期中发生预定的地址； 所述选择部，将在所述被测试存储器不接收地址的周期中发生的地址，作为所述比较地址输入，在所述地址从所述比较地址至少变化预先设定的比特数量...

【专利技术属性】
技术研发人员：川上刚，
申请(专利权)人：爱德万测试株式会社，
类型：发明
国别省市：