伪静态随机存取记忆体的运作方法及相关记忆装置制造方法及图纸

一种伪静态随机存取记忆体的运作方法及相关记忆装置，该方法包括：在收到一外部指令信号时，依据一伪静态随机存取记忆体的一目前状态来设定其延迟时间。若伪静态随机存取记忆体并未在执行一特定运作，或已经完成特定运作且符合相对应时序参数，以一第一延迟时间来执行外部指令信号。若伪静态随机存取记忆体正在执行特定运作，或已经完成特定运作但尚未符合时序参数，以一第二延迟时间来执行该外部指令信号，其中第二延迟时间大于第一延迟时间。

【技术实现步骤摘要】

本专利技术涉及一种伪静态随机存取记忆体(存储器)的运作方法及相关记忆装置，尤其涉及一种可自动调整伪静态随机存取记忆体的延迟时间的方法及相关记忆装置。
技术介绍
随机存取记忆体(random access memory, RAM)是一种数据储存装置，主要可分为静态随机存取记忆体(static random access memory, SRAM)和动态随机存取记忆体(dynamic random access memory, DRAM)两种类型。在动态随机存取记忆体中，每一记忆单元是由一对晶体管-电容所组成，电容可呈现带电状态或未带电状态，而晶体管的作用等同开关，使得周边控制电路能读取或变更电容状态。电容内储存的电量仅能维持几毫秒，因此需要周期性地执行刷新动作以维持正确数据。在静态随机存取记忆体中，每一记忆单元是由正反器所组成，在通电状态下不需要执行刷新动作就能维持数据，因此存取速度较快，但体积和耗电量也较大。伪静态随机存取记忆体(pseudo-staticrandom access memory, PSRAM)米用动态随机存取记忆体的记忆单元结构和静态随机存取记忆体的时脉控制，因此结合了上述两种随机存取记忆体的优点。伪静态随机存取记忆体具备可变延迟时间(variablelatency)，也即能调整存取一特定行地址的数据所需要的准备时间。延迟时间的单位为中央时脉信号的周期，其值越大代表数据存取速度越慢。若将延迟时间设定为一个时脉周期，在收到一外部指令时，若此时伪静态随机存取记忆体正在执行一特定运作，或已经完成特定运作但尚未符合相对应的时序参数，则可能无法正确地读取数据；若将延迟时间设定为两个时脉周期，在收到一外部指令时可让伪静态随机存取记忆体有足够时间完成特定运作且符合相对应的时序参数，但是会降低整体数据存取速度。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷而提供一种伪静态随机存取记忆体(存储器)的运作方法及相关记忆装置，在接收到对应于非同步读取运作的外部指令信号时，可依据伪静态随机存取记忆体的目前状态来自动调整其延迟时间，进而同时最佳化数据读取效率和正确性。为达上述目的，本专利技术提供的运作一伪静态随机存取记忆体的方法，其包含在收到一外部指令信号时，若该伪静态随机存取记忆体并未在执行一特定运作，或已经完成该特定运作且符合一相对应的时序参数，依据一第一延迟时间来执行该外部指令信号；以及在收到该外部指令信号时，若该伪静态随机存取记忆体正在执行该特定运作，或已经完成该特定运作但尚未符合该时序参数，依据一第二延迟时间来执行该外部指令信号，其中该第二延迟时间大于该第一延迟时间。为达上述目的，本专利技术还提供一种可自动调整延迟时间的记忆装置，其包含一伪静态随机存取记忆体，用来依据一外部指令信号来运作；一执行状态检测器，用来在收到该外部指令信号时，判断该伪静态随机存取记忆体的一目前状态；以及一延迟控制器，其依据该目前状态来设定该伪静态随机存取记忆体的一延迟时间。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图1为本专利技术中一种可自动调整延迟时间的记忆装置的功能方框图；图2至图4为本专利技术记忆装置运作时的时序图。其中，附图标记10伪静态随机存取记忆体20执行状态检测器30自我刷新控制器40延迟控制器100记忆装置具体实施例方式下面结合附图对本专利技术的结构原理和工作原理作具体的描述图1为本专利技术中一种可自动调整延迟时间的记忆装置100的功能方框图。记忆装置100包含一伪静态随机存取记忆体10、一执行状态检测器20、一自我刷新控制器30，以及一延迟控制器40。伪静态随机存取记忆体10可依据一外部指令信号Sext或一内部刷新信号Skef来运作。执行状态检测器20可检测伪静态随机存取记忆体10的状态，再依此控制自我刷新控制器30和延迟控制器40的运作。自我刷新控制器30可提供内部刷新信号Seef,让伪静态随机存取记忆体10能周期性地执行刷新运作。延迟控制器40可设定伪静态随机存取记忆体10的延迟时间。图2至图4为本专利技术记忆装置100运作时的时序图。CLK代表记忆装置100的中央时脉信号，WL代表伪静态随机存取记忆体10中一特定位元线的电位，ADD代表地址信号，而DQ代表从数据接脚的信号。在本专利技术实施例中，在收到对应于非同步读取(asynchronous read)运作的外部指令信号Sext时，伪静态随机存取记忆体10可呈现不同状态第一状态是为伪静态随机存取记忆体10并未执行任何特定运作，或已经完成特定运作且符合相对应的时序参数。第二状态是为伪静态随机存取记忆体10正在执行一特定运作，或已经完成特定运作但尚未符合相对应的时序参数。第三状态中为伪静态随机存取记忆体10正在执行一特定运作，或已经完成特定运作但尚未符合相对应的时序参数，且此时依据内部刷新信号Skef需要执行刷新动作。在本专利技术中，特定运作可为读(read)、写(write)、自我刷新(self-refresh),或预充电(precharge)等运作。时序参数可为主动至预充电延迟(active to prechargedelay) Tkas、写入恢复时间(write recovery time) Twk、列周期时间(row cycle time) TEC>列地址至行地址延迟(row address to column address delay) TRm等时序参数。上述运作和时序参数仅为本专利技术的实施例，并不限定本专利技术的范畴。在图2所示的实施例中，当收到外部指令信号Sext时，状态检测器20可判定伪静态随机存取记忆体10目前呈现第一状态，伪静态随机存取记忆体10可立即开始进行非同步读取运作。此时，自我刷新控制器30会持续输出内部刷新信号Skef，而延迟控制器40会将伪静态随机存取记忆体10的延迟时间设为中央时脉信号CLK的一个时脉周期LC，伪静态随机存取记忆体10可依据此延迟时间LC来执行该外部指令信号SEXT。在图3所示的实施例中，当收到外部指令信号Sext时，状态检测器20可判定伪静态随机存取记忆体10目前呈现第二状态，伪静态随机存取记忆体10需在完成特定运作且符合相对应的时序参数后才能开始进行非同步读取运作。此时，自我刷新控制器30会持续输出内部刷新信号SKEF，而延迟控制器40会将伪静态随机存取记忆体10的延迟时间设为中央时脉信号CLK的两个时脉周期2LC，伪静态随机存取记忆体10可依据此延迟时间2LC来执行该外部指令信号SEXT。在图4所示的实施例中，当收到外部指令信号Sext时，状态检测器20可判定伪静态随机存取记忆体10目前呈现第三状态，伪静态随机存取记忆体10需在完成特定运作且符合相对应的时序参数后才能开始进行非同步读取运作。此时，延迟控制器40会将伪静态随机存取记忆体10的延迟时间设为中央时脉信号CLK的两个时脉周期2LC，伪静态随机存取记忆体10可依据此延迟时间2LC来执行该外部指令信号SEXT。另一方面，自我刷新控制器30会中断输出内部刷新信号Skef，进而避免自我刷新运作延迟读取数据的时间。综上所述，当本专利技术的记忆装置接收到对应于非同步读取运作的外部指令信号时，可依据伪静态随机存取记忆体的目前状态来自动调整其延迟本文档来自技高网...

【技术保护点】
一种伪静态随机存取记忆体的运作方法，其特征在于，包含：在收到一外部指令信号时，若该伪静态随机存取记忆体并未在执行一特定运作，或已经完成该特定运作且符合一相对应的时序参数，依据一第一延迟时间来执行该外部指令信号；以及在收到该外部指令信号时，若该伪静态随机存取记忆体正在执行该特定运作，或已经完成该特定运作但尚未符合该时序参数，依据一第二延迟时间来执行该外部指令信号，其中该第二延迟时间大于该第一延迟时间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈和颖，刘士晖，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：